第1章：良率的分类
各位工程师，咱们今天聊聊良率的分类。说实话，我刚入行那会儿，总觉得良率就是一个数字——高了开心，低了头疼。后来才发现，良率这玩意儿，其实是个大家族。
晶圆良率、芯片良率、封装良率、测试良率，这四个兄弟各有各的脾气。你想想看，从一片光秃秃的硅片，到一颗能上板的芯片，中间要经历多少道工序？每一道工序都可能出问题，所以我们需要不同的良率指标来监控。
1. 晶圆良率（Line Yield）
晶圆良率，说白了就是看你的生产线稳不稳定。它衡量的是：从投片到完成所有工艺步骤，有多少晶圆是完好无损的？
公式很简单：
Line Yield = 完成工艺的晶圆数 / 投入的晶圆总数 × 100%我个人习惯把晶圆良率叫做「工艺健康指数」。为什么？因为它反映的是设备故障、人为失误、工艺异常这些基础问题。
关键点：晶圆良率通常要求在95%以上，低于90%就要拉警报了。
我在项目中遇到过一件事：有个批次晶圆良率突然掉到85%，查了半天，原来是光刻机的聚焦系统出了偏差。嗯，这种问题往往不是工艺本身的问题，而是设备维护没跟上。
2. 芯片良率（Die Yield）
芯片良率，这才是大家最关心的。它衡量的是：在一片晶圆上，有多少颗芯片是功能正常的？
Die Yield = 合格芯片数 / 晶圆上的总芯片数 × 100%为什么会这样？因为晶圆上总会有一些芯片因为缺陷而失效。比如颗粒污染、光刻对准偏差、刻蚀不均匀等等。
我记得有个项目，芯片良率只有60%，老板急得团团转。后来发现是CMP工艺的平坦度出了问题，导致边缘区域的芯片几乎全废。你想想看，一片12寸晶圆上几千颗芯片，60%和80%的差距，那就是几百万的损失。
避坑指南：我曾经吃过一个亏——只关注中心区域的芯片良率，忽略了边缘。后来发现边缘的良率比中心低20%以上。从那以后，我每次看良率报告，都会要求按区域分布来统计。
3. 封装良率（Assembly Yield）
封装良率，很多人容易忽略。其实封装环节的失效风险一点都不低。
封装良率衡量的是：从晶圆切割、贴片、打线、塑封到最终成型，有多少芯片能完好地封装出来？
Assembly Yield = 封装合格的芯片数 / 投入封装的芯片数 × 100%常见的封装失效包括：
- 打线偏移或断裂
- 塑封气泡或裂纹
- 基板翘曲
- 焊球缺失或尺寸不合格
我建议封装良率的目标值设在98%以上。为什么？因为封装环节的物料成本已经很高了，再出问题就是雪上加霜。
4. 测试良率（Test Yield）
测试良率，这是芯片出厂前的最后一道关卡。它衡量的是：经过ATE测试、老化测试、最终测试后，有多少芯片能通过所有测试项？
Test Yield = 通过测试的芯片数 / 投入测试的芯片数 × 100%测试良率低，往往意味着设计问题或者工艺偏差。比如：
- 时序裕量不足
- 漏电流超标
- 工作频率不达标
- 温度特性差
注意：测试良率不能孤立地看。有时候测试良率低，其实是前道工序的问题在测试环节暴露出来了。我曾经遇到一个案例，测试良率只有70%，查到最后发现是晶圆良率中的隐性缺陷——那些芯片在晶圆测试时是好的，但封装后就不行了。
知识体系总览
下面这张图，是我自己总结的良率分类框架。你可以把它当作一个快速参考。
这张图把四个良率的关系串起来了。你从左边看到右边，其实就是芯片从无到有的完整旅程。每个环节的良率都会影响最终出货量，所以不能只看某一个指标。
小结
良率分类这件事，说白了就是帮我们定位问题。晶圆良率低了，找工艺和设备；芯片良率低了，找缺陷和设计；封装良率低了，找材料和工艺；测试良率低了，找设计和测试方案。
我个人习惯是：每周一早上先看这四个良率数据，哪个异常就优先处理哪个。嗯，这个方法虽然简单，但很管用。
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