第四章 电气约束详解：阻抗控制、信号完整性、电源完整性与EMC
各位同学，大家好。今天我们聊点硬核的——电气约束。说实话，很多刚入行的工程师觉得这玩意儿是仿真工程师的事，跟我封装设计有什么关系？
我告诉你，关系大了去了。封装设计做不好，芯片再牛也白搭。就像你盖房子，地基没打好，上面装修得再豪华也没用。
4.1 阻抗控制：单端与差分
先说说阻抗控制。说白了，就是让信号在传输过程中，感受到的阻抗保持一致。为什么要一致？因为阻抗一变，信号就会反射，反射就会导致波形畸变。
单端阻抗，我习惯叫它“对地阻抗”。就是信号线对参考地平面的阻抗。常见的单端阻抗有50Ω、75Ω。为什么是50Ω？嗯，这是个历史问题，但现在已经成了行业标准。
单端阻抗计算公式（微带线）：
Z0 = 87 / sqrt(εr + 1.41) * ln(5.98 * H / (0.8 * W + T))其中：H为介质厚度，W为线宽，T为铜厚，εr为介电常数
我在项目中遇到过一件事。有个高速DDR设计，单端阻抗要求50Ω，结果仿真出来只有42Ω。查了半天，发现是介质厚度算错了。你想想看，H差10%，阻抗就偏了8Ω。所以啊，工艺参数一定要跟工厂确认清楚。
差分阻抗，就是两根信号线之间的阻抗。常见的差分阻抗是100Ω、90Ω。差分信号的好处是抗干扰能力强，因为两根线上的噪声是共模的，一相减就没了。
我的经验：差分对设计时，线间距S和线宽W的比例很关键。一般建议S/W在1.5到2.5之间。太近了，耦合太强；太远了，共模抑制效果变差。
差分阻抗的计算比单端复杂一些，因为要考虑两根线之间的耦合。公式我就不写了，大家用仿真工具算就行。但有一点要记住：差分阻抗不等于2倍单端阻抗。这是很多新手容易搞混的地方。
4.2 信号完整性（SI）基础
信号完整性，说白了就是保证信号从发送端到接收端，波形别变形得太厉害。我刚开始做封装设计时，觉得SI是高速设计才需要考虑的事。直到有一次，一个100MHz的时钟信号，在封装里走了不到2cm，波形就糊了。
为什么会这样？因为信号在传输过程中，会遇到三个问题：
- 反射：阻抗不连续导致的。比如过孔、拐角、分支点。
- 串扰：相邻信号线之间的电磁耦合。线间距越近，串扰越大。
- 衰减：信号在传输介质中的能量损耗。频率越高，衰减越严重。
我给大家画个图，看看信号完整性的核心逻辑：
你看，信号从发送端出来，经过封装走线，到达接收端。走线里的过孔、拐角、分支，都是阻抗不连续点。每个不连续点都会产生反射。反射回来的信号叠加到原信号上，波形就乱了。
避坑指南：我曾经在一个项目中，为了节省面积，把DDR数据线走成了45度拐角。结果仿真发现，每个拐角都产生了0.5dB的回波损耗。8根线加起来，信号质量直接不合格。后来全部改成了圆弧走线，问题才解决。
4.3 电源完整性（PI）基础
电源完整性，说白了就是保证芯片的供电电压稳定。芯片在工作时，电流是动态变化的。尤其是数字芯片，时钟沿到来时，大量寄存器同时翻转，瞬间电流可能飙升到几十安培。
如果电源路径的阻抗太高，这个瞬间电流就会在电源网络上产生电压降。电压一掉，芯片就可能误动作。这就是所谓的“电源塌陷”。
电源完整性的核心指标有两个：
| 指标 | 定义 | 典型要求 |
|---|---|---|
| 目标阻抗 | 电源分配网络（PDN）的阻抗上限 | 通常 < 10mΩ（高频时） |
| 直流压降 | 从电源入口到芯片管脚的电压损失 | 通常 < 3% VDD |
我个人的习惯是，在设计初期就先估算PDN的直流电阻。用公式 R = ρ * L / (W * T) 算一下，看看电源走线的电阻够不够小。如果算出来超过10mΩ，那就得加宽走线或者增加铜厚。
我的经验：去耦电容的布局很关键。电容离芯片管脚越近，高频去耦效果越好。我一般会在每个电源管脚旁边放一个0.1μF的电容，距离不超过2mm。再远就没用了，因为电容的寄生电感会抵消掉它的效果。
4.4 电磁兼容（EMC）基本要求
电磁兼容，说白了就是你的设备不能干扰别人，也不能被别人干扰。EMC问题在封装层面主要体现在两个方面：
- 辐射发射：封装里的高速信号像天线一样向外辐射电磁波。
- 辐射敏感度：封装里的电路受到外部电磁干扰后工作异常。
EMC设计的基本原则，我总结成三条：
- 减小回路面积：信号电流的回路面积越小，辐射越少。所以高速信号尽量走微带线或带状线，让回流路径紧贴信号线。
- 控制信号边沿速率：信号上升沿越陡，高频分量越多，辐射越强。在满足时序要求的前提下，尽量用缓的边沿。
- 做好屏蔽和隔离：敏感信号和干扰信号要分开走，中间加地线隔离。
避坑指南：我曾经遇到一个EMC测试不过的项目。查了半天，发现是封装基板上的一个地平面被分割了。高速信号的回流电流被迫绕了一个大圈，形成了天线效应。后来把地平面连起来，辐射一下就降了15dB。
嗯，电气约束这块内容比较多，但核心就这四点：阻抗控制、信号完整性、电源完整性、电磁兼容。它们之间是相互关联的。比如阻抗控制不好，信号完整性就差；电源完整性不好，也会影响信号质量。
做封装设计时，我建议大家在布局布线阶段就把这些约束考虑进去。不要等到仿真发现问题了再回头改，那代价就大了。