1、阻抗控制基础：什么是特性阻抗？为什么封装中要控制阻抗？信号完整性的基本概念。
1.1 特性阻抗——传输线的“身份证”
特性阻抗，说白了就是信号在传输线上跑的时候，感受到的瞬时阻抗。
它不是直流电阻，也不是电容，而是一个高频下的动态参数。单位是欧姆（Ω）。
我刚开始接触封装设计时，总觉得这玩意儿很玄乎。后来做了几个高速项目才明白——特性阻抗就是传输线的“身份证”。它决定了信号怎么走、会不会反射、能量损失多少。
常见的特性阻抗值有：
- 单端信号：50Ω（最常用，射频和数字信号都认它）
- 差分信号：100Ω（USB、PCIe、DDR等高速接口）
- 其他：75Ω（视频）、90Ω（某些DDR4）
核心公式（简化版）：
Z₀ ≈ √(L/C)
其中 L 是单位长度电感，C 是单位长度电容。
说白了，阻抗就是电感和电容的“拔河比赛”。电感想阻碍电流变化，电容想储存电荷，两者平衡就决定了阻抗值。
1.2 为什么封装中要控制阻抗？
你想想看，信号从芯片出来，经过封装基板、焊球、PCB，最后到达另一个芯片。这一路上，如果阻抗不连续，会发生什么？
反射！
信号遇到阻抗突变，就像水流突然遇到石头——一部分能量反射回去，一部分继续前进。反射回来的信号会叠加到原信号上，造成过冲、下冲、振铃。
我在项目中遇到过最典型的案例：
- 一个DDR4接口，封装基板上的走线阻抗设计成45Ω，但PCB上是50Ω。
- 结果呢？信号反射严重，眼图闭合，系统跑不到目标频率。
- 后来把封装基板阻抗调到50Ω，问题立刻解决。
封装中控制阻抗的三大理由：
- 减少反射：阻抗匹配了，信号才能“一路顺风”
- 降低损耗：阻抗不连续会导致额外能量损耗
- 保证时序：反射会影响信号到达时间，导致时序违例
避坑指南：
我曾经在一个项目中，封装基板的阻抗设计完全正确，但忽略了焊球（BGA ball）的阻抗。焊球直径0.3mm，间距0.5mm，结果焊球区域的阻抗比走线低了10Ω。信号每经过一个焊球就反射一次，整个链路性能大打折扣。
所以，阻抗控制要覆盖整个链路：芯片焊盘 → 封装走线 → 焊球 → PCB焊盘 → PCB走线。
1.3 信号完整性的基本概念
信号完整性（Signal Integrity，SI），说白了就是信号在传输过程中能不能保持“原样”。
我习惯把SI问题分成三类：
| 类别 | 表现 | 主要原因 |
|---|---|---|
| 反射 | 过冲、下冲、振铃 | 阻抗不连续 |
| 串扰 | 相邻信号互相干扰 | 电磁耦合（容性/感性） |
| 损耗 | 信号幅度衰减、边沿变缓 | 导体损耗、介质损耗 |
嗯，这里要注意：阻抗控制是SI的基石。如果阻抗都控不好，其他SI问题基本免谈。
举个例子：
- 你设计了一个10Gbps的SerDes通道，封装基板走线阻抗50Ω，但实际加工出来只有42Ω。
- 反射系数 Γ = (42-50)/(42+50) ≈ -0.087，约8.7%的能量反射回去。
- 这8.7%的能量会叠加到后续信号上，造成码间干扰（ISI）。
- 眼图测试时，眼高下降、眼宽变窄，误码率飙升。
我的经验：
阻抗控制的容差范围，我一般要求±10%。对于高速信号（>10Gbps），最好控制在±5%以内。
另外，阻抗不是越高越好，也不是越低越好。50Ω是功耗和信号幅度之间的折中。你想想看，阻抗高了，信号幅度大但功耗也大；阻抗低了，功耗小但信号幅度也小。50Ω是业界几十年的经验值。
1.4 知识体系总览
下面这张图，是我个人习惯用来梳理阻抗控制知识体系的。它把本章的核心逻辑串起来了：
这张图把本章的核心逻辑串起来了：特性阻抗是基础，控制阻抗是为了解决反射、损耗、时序问题，而这些问题都属于信号完整性的范畴。三者环环相扣，缺一不可。
本章小结：
- 特性阻抗是传输线的固有属性，由几何结构和材料决定
- 封装中控制阻抗是为了保证信号质量，避免反射和损耗
- 信号完整性包含反射、串扰、损耗三大问题，阻抗控制是解决这些问题的第一步
- 实际设计中，要关注全链路的阻抗连续性，包括芯片、封装、焊球、PCB