一、测试基础与行业认知：半导体测试流程概述、ATE测试原理、良率与CP/FT测试概念

各位同学好，我是老张。在半导体这行摸爬滚打了十几年，从最初的测试工程师做到现在，踩过的坑比走过的路还多。今天咱们聊聊测试基础，这些东西看着简单，但真到了产线上，很多人还是会犯迷糊。

1.1 半导体测试流程：芯片出厂前的“体检”

一颗芯片从设计到量产，中间要经历好几道测试关卡。我习惯把它比作医院的体检——你不能光看外观，得把五脏六腑都查一遍。

典型的流程是这样的：

• 设计验证：芯片刚流片回来，先跑功能测试，看看设计有没有bug。这步一般在实验室完成，用FPGA或者专用测试板。
• 晶圆测试（CP）：晶圆还没切割，直接在探针台上测。测完就知道哪些die是好的，哪些是坏的。
• 封装测试（FT）：把好的die切下来封装好，再测一遍。封装过程可能引入新的缺陷，比如焊线断了、塑封有气泡。
• 系统级测试（SLT）：把芯片装到实际电路板上跑一跑，看看能不能正常工作。这一步不是所有芯片都做，但高可靠性芯片（比如车规级）必须做。

嗯，这里要注意：CP和FT是量产测试的核心，咱们后面会重点讲。

1.2 ATE测试原理：自动测试设备到底在干啥？

ATE，全称是Automatic Test Equipment，自动测试设备。说白了，就是一台能自动给芯片施加信号、测量响应的机器。

我个人习惯把ATE理解成“三件套”：

• 信号源：产生测试需要的电压、电流、时钟、数据模式。
• 测量单元：测量芯片输出的电压、电流、时序、频率。
• 比较器：把测量结果跟预期值对比，判断Pass还是Fail。

举个例子，测一个运放芯片。ATE会先给它供电，然后输入一个正弦波，再测量输出波形。如果输出波形失真了，或者增益不对，那就判定为Fail。

我曾经遇到过一件事：有个项目，ATE测出来的良率总是偏低，但手动测试又没问题。查了半天，发现是ATE的探针接触电阻太大，导致供电电压不够。你看，ATE本身也会出问题，不能盲目相信机器。

1.3 良率：测试工程师的“KPI”

良率，就是好芯片占总芯片数的比例。公式很简单：

良率 = (Pass芯片数 / 总测试芯片数) × 100%

但这里有个坑：良率分好几种。

良率类型	定义	典型范围
晶圆良率	CP测试中Pass的die数 / 总die数	70% - 95%
封装良率	FT测试中Pass的芯片数 / 总封装芯片数	90% - 99%
最终良率	CP良率 × FT良率	60% - 90%

你想想看，如果CP良率是80%，FT良率是95%，那最终良率只有76%。也就是说，你投了100颗晶圆，最后只有76颗能出货。剩下的24颗，要么是晶圆本身有问题，要么是封装搞坏了。

1.4 CP测试：晶圆上的“海选”

CP测试，全称Chip Probing，晶圆探针测试。晶圆还没切割，用探针卡扎到每个die的焊盘上，通电测试。

为什么要做CP？说白了，就是省钱。封装一颗坏芯片，成本比测一颗坏芯片高得多。所以先在海选阶段把坏的淘汰掉。

CP测试的内容一般包括：

• DC测试：测漏电流、阈值电压、开短路。
• 功能测试：跑一些基本功能向量，看看逻辑对不对。
• 良率Binning：把die分成不同等级，比如高速、低速、低功耗。

我记得有个项目，CP测试时发现边缘的die良率特别低。后来分析发现，是光刻工艺的边缘效应导致的。解决办法很简单：把边缘的die直接标记为“不测”，省时省力。

1.5 FT测试：封装后的“决赛”

FT测试，全称Final Test，最终测试。芯片封装好之后，再测一遍。

FT测试比CP更全面，因为封装后的芯片可以跑更高频率、更大电流。测试项目包括：

• 交流参数测试：测建立时间、保持时间、传输延迟。
• 全功能测试：跑完整的测试向量，覆盖所有功能模式。
• 可靠性测试：比如高温、低温、高湿环境下的测试。

这里有个避坑指南：我曾经遇到过FT测试良率很高，但客户退货率也很高的情况。后来发现，是FT测试的向量覆盖率不够，有些功能没测到。从那以后，我每次做FT测试前，都会先跑一遍覆盖率分析，确保测试向量覆盖了所有关键路径。

1.6 知识体系总览

下面这张图，是我自己画的半导体测试知识体系。你看一眼，心里就有数了。

这张图把咱们今天讲的内容串起来了。从上到下，先是测试流程，然后是ATE原理，最后是良率概念。你记住这个框架，后面学起来就轻松多了。

好了，今天就聊到这儿。测试这行，经验比理论更重要。多动手、多思考、多总结，你也能成为老司机。

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