4、应变硅技术：载流子迁移率增强原理，全局应变与局部应变技术，SiGe源漏与应力衬垫工艺

4.1 为什么要折腾“应变硅”？

做半导体工艺这么多年，我见过太多人一上来就盯着线宽、栅氧厚度这些参数。其实，到了28nm以下，单纯靠缩小尺寸已经很难让性能继续提升了。这时候，应变硅技术就成了一个绕不开的“法宝”。

说白了，应变硅的核心目的就一个：提高载流子迁移率。迁移率高了，电流就大，开关速度就快。你想想看，同样的电压下，电子跑得更快，这不就是白捡的性能吗？

我个人习惯把应变硅比作“给硅原子做拉伸或挤压”。硅晶格本身是有固定间距的，如果你在它上面覆盖一层晶格常数不同的材料，或者用外力去拉扯它，硅原子之间的间距就会改变。这个改变，会直接影响能带结构，从而降低载流子的有效质量。

4.2 全局应变 vs 局部应变：两种思路

应变技术发展到现在，大致分两派：全局应变和局部应变。嗯，这里要注意，它们不是互斥的，很多时候是组合拳。

4.2.1 全局应变（Global Strain）

全局应变，就是在整个晶圆层面引入应力。最常见的方式是在硅衬底上外延生长一层SiGe缓冲层，然后再在上面生长硅沟道。SiGe的晶格常数比硅大，所以硅沟道会被拉伸。

这种方法的优点是均匀性好，整个晶圆上的器件都能受益。但缺点也很明显——成本高，而且应力水平有限。我记得早期有些厂商尝试过，后来发现性价比不如局部应变，就慢慢转向了。

方法	应力类型	主要受益器件	典型工艺
全局应变	拉伸	NMOS	SiGe虚拟衬底上的应变硅
局部应变	拉伸/压缩	NMOS/PMOS	应力衬垫、SiGe源漏

4.2.2 局部应变（Local Strain）

局部应变，顾名思义，只在器件的有源区附近引入应力。它的灵活性更高，可以针对NMOS和PMOS分别优化。目前主流的做法有两种：应力衬垫和SiGe源漏。

我个人更偏爱局部应变，因为它“精准打击”。你想想看，NMOS需要拉伸，PMOS需要压缩，全局应变根本做不到同时满足。而局部应变可以在同一个芯片上，给NMOS加拉伸衬垫，给PMOS加压缩源漏，互不干扰。

4.3 SiGe源漏工艺：PMOS的“强心针”

SiGe源漏，说白了就是在PMOS的源区和漏区嵌入SiGe材料。SiGe的晶格常数比硅大，所以它会挤压沟道，产生单轴压缩应力。这个压缩应力能显著提升空穴迁移率。

具体怎么做呢？流程大概是这样的：

1. 先刻蚀出源漏区域的凹槽。
2. 用选择性外延工艺，在凹槽里生长SiGe。
3. SiGe会“顶”着沟道，形成应力。

我曾经踩过一个坑：外延生长时温度控制不好，SiGe里产生了位错，应力反而释放了。结果PMOS性能比没做应变的还差。所以，外延质量是SiGe源漏的生命线。

4.4 应力衬垫工艺：NMOS的“助推器”

应力衬垫，是在栅极和源漏上方沉积一层高应力的薄膜。这层薄膜会通过边缘效应，把应力传递到沟道里。

对于NMOS，我们通常用拉伸应力衬垫。常用的材料是氮化硅（SiN），通过调整沉积条件（比如PECVD的功率、气体比例），可以控制薄膜的应力类型和大小。

这里有个细节：衬垫的厚度和应力值需要平衡。太薄了应力不够，太厚了又会影响后续的接触孔刻蚀。我建议厚度控制在50-100nm，应力值在1-2 GPa之间。

4.5 知识体系总览

下面这张图，是我自己总结的应变硅技术知识框架。你可以把它当作一个“地图”，方便理解各个技术点之间的关系。

4.6 实际应用中的组合策略

在实际的先进工艺节点（比如14nm、7nm），很少只用一种应变技术。我见过的主流方案是：

• NMOS：拉伸应力衬垫 + 全局应变（可选）
• PMOS：SiGe源漏 + 压缩应力衬垫

为什么PMOS要加压缩衬垫？因为SiGe源漏产生的应力是单轴的，而压缩衬垫可以提供额外的双轴应力分量。两者叠加，效果更好。我曾经在45nm节点做过测试，单独用SiGe源漏能提升15%的空穴迁移率，加上压缩衬垫后，提升到了25%。

嗯，这里要提醒一句：应力不是越大越好。应力过大会导致晶格缺陷，甚至器件失效。我建议在设计阶段就用TCAD仿真跑一遍，找到最优的应力窗口。

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