第一章：光芯片制造工艺基础
各位同学，今天咱们聊聊光芯片的工艺基础。说实话，我做了十几年光芯片设计，最深的体会就是——不懂工艺的设计师，流片回来大概率要哭。嗯，这话可能有点重，但你想想看，设计规则检查（DRC）过不了，或者过了但工艺容差没留够，那结果就是芯片性能漂移，甚至直接报废。
所以这一章，我带你从工艺平台讲起，再到关键工艺步骤，最后落到工艺容差与设计规则的关系上。这些都是流片前验证必须啃下的硬骨头。
1.1 主流光芯片平台：SOI、InP、LiNbO3
光芯片不像电芯片那样几乎被CMOS统一天下。光芯片有三大主流平台，各有各的脾气。我个人习惯，选平台之前先问三个问题：要无源还是有源？要高速还是高集成？成本敏感不敏感？
| 平台 | 核心材料 | 典型应用 | 我的经验评价 |
|---|---|---|---|
| SOI | 硅+二氧化硅埋氧层 | 无源器件、调制器、波分复用 | CMOS兼容，成本低，但没法发光 |
| InP | 磷化铟 | 激光器、放大器、有源集成 | 能发光，但晶圆尺寸小，贵 |
| LiNbO3 | 铌酸锂 | 高速调制器、电光开关 | 带宽极高，但加工难度大 |
SOI平台：说白了就是硅光子的主力军。我在项目中遇到过好几次，SOI的波导损耗能做到1 dB/cm以下，但它的折射率差大，对侧壁粗糙度特别敏感。你设计时如果没留够工艺容差，刻蚀出来的波导侧壁一粗糙，损耗直接翻倍。
InP平台：这是唯一能直接发光的平台。我记得有一次做激光器设计，InP的量子阱结构对刻蚀深度要求极高，偏差超过10 nm，激射波长就漂了。嗯，这里要注意，InP的DRC规则里经常有“刻蚀深度容差”这一项，千万别忽略。
LiNbO3平台：薄膜铌酸锂（TFLN）最近很火。它的电光系数是硅的几十倍，做调制器带宽轻松上100 GHz。但它的工艺难度也大，刻蚀容易产生裂纹。我曾经因为没注意LiNbO3的刻蚀角度要求，导致波导侧壁倾斜角偏差了2度，结果耦合效率掉了30%。
核心观点：选平台就是选工艺约束。SOI看刻蚀，InP看外延，LiNbO3看刻蚀和应力。设计规则里80%的条款，都是这些工艺约束的数学表达。
1.2 关键工艺步骤：光刻、刻蚀、沉积
光芯片制造的核心工艺，说白了就三步：光刻、刻蚀、沉积。但每一步都有坑。
1.2.1 光刻
光刻就是把设计图形转移到光刻胶上。分辨率是关键。我记得刚开始做设计时，总想把波导宽度画到200 nm以下，结果工艺厂反馈说“你这线宽超出我们的光刻极限了”。
光刻的容差主要来自：
- 对准误差：多层光刻之间的套刻精度，一般在±50 nm到±100 nm
- 线宽均匀性：同一晶圆上不同位置的CD（关键尺寸）偏差
- 驻波效应：光刻胶厚度不均匀导致的线宽变化
避坑指南：我曾经设计过一个马赫-曾德尔干涉仪，两臂波导宽度差了30 nm，结果消光比从30 dB掉到了15 dB。后来我学乖了，设计时主动把波导宽度放宽到工艺厂推荐的“甜蜜点”，比如SOI平台通常建议500 nm以上。
1.2.2 刻蚀
刻蚀是光芯片工艺里最“艺术”的一步。干法刻蚀（ICP-RIE）是主流，但刻蚀深度、侧壁角度、粗糙度这三个参数，直接决定了器件性能。
我遇到过最头疼的问题：刻蚀速率不均匀。晶圆中心的刻蚀速率比边缘快5%，结果同一批芯片的波导深度差了20 nm。对于多模干涉器（MMI）这种对相位敏感的结构，这简直是灾难。
刻蚀相关的设计规则通常包括：
- 最小刻蚀宽度（防止刻蚀不进去）
- 最大深宽比（防止刻蚀停止或侧壁倾斜）
- 刻蚀角度要求（垂直刻蚀还是倾斜刻蚀）
1.2.3 沉积
沉积用于制作包层、电极、或者波导的上下包层。PECVD（等离子体增强化学气相沉积）是常用方法。
沉积的坑主要在应力。我记得有一次做SiN波导，沉积的SiN膜应力太大，直接把晶圆给弯了。后来工艺工程师调整了沉积温度和退火条件，才把应力降下来。
沉积相关的设计规则：
- 最小包层厚度（防止光泄漏）
- 应力补偿结构（比如加应力释放槽）
- 台阶覆盖能力（高深宽比结构容易在底部形成空洞）
1.3 工艺容差与设计规则的关系
这是本章最核心的部分。工艺容差，说白了就是工艺厂能保证的“误差范围”。设计规则，就是把这些误差范围翻译成设计师能看懂的限制条件。
举个例子：SOI平台的波导宽度设计规则里有一条“最小波导宽度500 nm”。为什么是500 nm？因为工艺厂的光刻机在500 nm以下，线宽均匀性会急剧恶化。如果你画了450 nm的波导，流片回来可能变成400 nm到500 nm随机分布，那你的器件性能就别想稳定了。
我总结了一个简单的对应关系：
| 工艺容差类型 | 典型值 | 对应的设计规则 |
|---|---|---|
| 光刻对准误差 | ±50 nm | 最小间距、套刻标记尺寸 |
| 刻蚀深度偏差 | ±10% | 刻蚀深度标记、波导宽度补偿 |
| 线宽均匀性 | ±20 nm | 最小/最大波导宽度 |
| 膜厚均匀性 | ±5% | 包层厚度下限 |
设计规则的本质：它不是用来限制你的创造力，而是用来保护你的芯片不被工艺误差杀死。你想想看，如果设计规则说“波导间距不能小于2 μm”，那大概率是因为刻蚀时两个波导之间的槽太窄，刻蚀气体进不去，导致刻蚀不完全。
警告：千万不要为了追求性能而“踩线”设计。比如设计规则说最小波导宽度500 nm，你画了501 nm，觉得没问题。但工艺容差是统计分布，500 nm的规则已经包含了±20 nm的容差。你画501 nm，实际可能变成481 nm到521 nm，已经超出容差范围了。我见过太多这样的案例，流片回来性能不合格，一查就是“设计太极限”。
1.4 知识体系总览
下面这张图是我自己整理的，把本章的核心逻辑串起来了。你看一遍，应该能对工艺、容差、设计规则之间的关系有个整体印象。
这张图你看懂了吗？从左到右，从平台到工艺到容差再到设计规则，最后落到流片前验证。每一步都是环环相扣的。我刚开始做光芯片时，总觉得设计规则是工艺厂故意刁难人，后来踩的坑多了才明白——每一条规则背后，都是工艺工程师的血泪教训。
1.5 本章小结
这一章我们讲了三个核心内容：
- 三大平台：SOI、InP、LiNbO3，各有各的工艺约束
- 关键工艺：光刻、刻蚀、沉积，每一步都有容差
- 设计规则：工艺容差的数学表达，是保护你的芯片不被工艺误差杀死
下一章我们会深入DRC的具体规则，比如最小线宽、最小间距、密度规则这些。但在此之前，我建议你把这一章的内容消化透。尤其是工艺容差和设计规则的关系，这是后面所有验证工作的基础。
嗯，今天就到这里。有什么问题，欢迎在课上讨论，或者课后找我聊。