ESD防护设计基础：ESD模型与防护原理
各位做显示驱动芯片的同行，咱们今天聊聊ESD防护。说实话，这玩意儿看着基础，但翻车的案例我见过太多了。我自己就吃过亏——有一款DDI芯片，流片回来ESD测试怎么都过不了2kV，查了三个月才发现是版图上一个接地孔的间距多拉了5微米。嗯，细节决定成败啊。
一、ESD到底有多可怕？
你想想看，人体静电随便一摸就是几千伏。芯片内部那些薄薄的栅氧化层，厚度才几十埃。几千伏打上去，跟用雷劈蚂蚁差不多。显示驱动芯片尤其脆弱——为什么？因为它的输出通道多，IO密度高，每个引脚都得扛得住静电。
我习惯把ESD防护比作「给芯片穿防弹衣」。防弹衣不能太厚（影响性能），也不能太薄（防不住）。这个平衡点，就是咱们今天要讲的核心。
二、三大ESD模型：HBM/CDM/MM
ESD测试不是随便打个高压就完事。业界有标准模型，模拟不同的放电场景。我一个个说。
2.1 HBM（人体模型）
这是最常见的模型。模拟人摸芯片的场景。人身上带了静电，一碰芯片引脚，电荷瞬间泄放。
- 等效电路：100pF电容串联1.5kΩ电阻
- 典型波形：上升时间2~10ns，脉冲宽度约150ns
- 工业标准：JEDEC JESD22-A114，AEC-Q100
- 常见等级：Class 1A（250V）到Class 3B（>8kV）
我的经验：显示驱动芯片通常要求HBM达到2kV以上。但别以为2kV很容易——我见过某款4K分辨率的DDI，因为输出级尺寸太小，2kV怎么都过不了。后来把GGNMOS的finger数从8增加到12，才勉强通过。
2.2 CDM（充电器件模型）
这个模型很多人容易忽略。它模拟的是芯片本身带电后，突然碰到地的情况。比如芯片在塑料管里摩擦起电，然后被吸嘴一吸——啪，放电了。
- 等效电路：芯片自身寄生电容（通常几pF到几十pF），无串联电阻
- 典型波形：上升时间<400ps，脉冲宽度约1ns
- 特点：电流峰值极高（可达10A以上），但持续时间极短
- 标准：JEDEC JESD22-C101
注意：CDM比HBM更难防护！为什么？因为电流上升太快，防护器件还没完全开启，电压已经冲上去了。我有个项目，HBM过了4kV，CDM连500V都扛不住。后来在电源域之间加了RC触发钳位电路才解决。
2.3 MM（机器模型）
这个模型现在用得少了，但老项目里还能见到。模拟机器手臂或金属工具接触芯片的场景。
- 等效电路：200pF电容，无串联电阻（或极低电阻）
- 典型波形：振荡波形，峰值电流比HBM大得多
- 现状：大部分新标准已用HBM+CDM替代MM
说白了，MM就是HBM的「暴力版」。现在很多车规级芯片已经不要求MM了，但如果你做老产品的改版，可能还会碰到。
三、防护原理：电荷往哪儿走？
ESD防护的核心就一句话：给电荷一条低阻抗的泄放路径。
电荷不会凭空消失。它必须从引脚流到地，或者从地流到引脚（负向ESD）。防护器件的作用就是：
- 检测到过压：当电压超过正常工作范围时，防护器件迅速导通
- 提供低阻通路：把ESD电流引到电源或地
- 钳位电压：把引脚电压限制在安全范围内，不让内部电路看到高压
我画了一张图，帮你理解这个逻辑：
四、设计窗口：别把防护做死了
ESD防护不是越强越好。你想想看，如果防护器件做得太大，寄生电容就大，高速信号就过不去。显示驱动芯片的MIPI接口跑1.5Gbps，寄生电容超过1pF，眼图就闭合了。
所以我们要谈「设计窗口」。说白了，就是找到一个区间：
| 参数 | 下限（不能低于） | 上限（不能高于） | 我的建议 |
|---|---|---|---|
| 触发电压 Vt1 | 正常工作电压 + 10% | 栅氧化层击穿电压 | 留20%裕量 |
| 维持电压 Vh | 正常工作电压 | Vt1 | 避免闩锁效应 |
| 失效电流 It2 | 目标ESD等级要求 | 器件热失效极限 | 越大越好，但别牺牲面积 |
| 寄生电容 Cpar | 0 | 信号带宽要求 | 高速IO < 0.5pF |
避坑指南：我曾经在一个项目里，把GGNMOS的触发电压设计得太低。结果芯片正常工作时，电源上电瞬间的过冲就把防护管触发了，芯片直接闩锁。后来把触发电压从5.5V提高到7V，问题解决。记住：防护器件不能在上电时误触发！
五、显示驱动芯片的特殊考量
做DDI的ESD防护，有几个地方跟普通数字芯片不一样：
- 多电源域：DDI通常有VCI（模拟）、VDDIO（IO）、VGH/VGL（栅极驱动）等多个电源。每个域之间都要有ESD钳位电路，否则电荷无处泄放。
- 高压IO：源极驱动器的输出电压可能高达15V甚至20V。普通GGNMOS扛不住，得用Drain Extended MOS或者SCR。
- 面积限制：COG（Chip on Glass）封装对芯片面积极其敏感。ESD器件不能太大，否则成本受不了。
我个人的习惯是：先做顶层规划，把每个电源域之间的ESD路径画清楚。然后针对每个IO类型（数字、模拟、高压、MIPI）分别选防护方案。最后跑TLP测试验证——这个比仿真靠谱多了。
六、小结
ESD防护设计，说白了就是跟电荷赛跑。你要在电荷还没把内部电路打坏之前，给它找条路走。HBM、CDM、MM三个模型，对应不同的放电场景。设计窗口就是你的「安全区」——触发电压不能太高也不能太低，电流能力要够但寄生不能太大。
做DDI的ESD，多电源域和高压IO是难点。我建议你从TLP测试数据入手，别光靠仿真。毕竟，流片回来再改，那代价可就大了。
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