4. 抗辐射单元库设计：DICE、HIT、TMR触发器的电路结构与版图实现

各位同学，咱们今天聊点硬核的——抗辐射单元库里的三个“狠角色”：DICE、HIT 和 TMR 触发器。

说实话，我刚入行那会儿，觉得抗辐射设计就是“加电阻、加电容、画大管子”。后来在项目里吃过亏，才明白这里面门道深着呢。你想想看，一颗卫星在天上飞，一个单粒子打过来，寄存器翻转了，整个系统可能就乱套了。所以，咱们得从电路结构到版图实现，把这三个家伙彻底搞明白。

4.1 DICE：双互锁存储单元

DICE 的全称是 Dual Interlocked Storage Cell。说白了，就是用四个节点互相锁住，让单粒子打不翻它。

电路结构

DICE 的核心思想是“冗余存储”。它不像普通锁存器那样只有两个节点（Q 和 QN），而是有四个存储节点：X0、X1、X2、X3。这四个节点两两互锁，形成一个闭环。

我画个简化的结构图给你看：

      VDD
       |
      M1
       |
X0 ----+---- X1
       |
      M2
       |
      GND

      VDD
       |
      M3
       |
X2 ----+---- X3
       |
      M4
       |
      GND

实际上，每个节点都由两个反相器交叉耦合驱动。正常工作时，X0 和 X2 同相，X1 和 X3 同相，且 X0 与 X1 反相。

抗辐射原理

当一个单粒子击中某个节点（比如 X0）时，X0 的电压会瞬间翻转。但注意了——X1 和 X2 还保持着原来的状态。因为 X1 通过反馈管继续驱动 X0，X2 也通过另一条路径拉回 X0。只要粒子能量不是特别大，X0 很快就会被“拉回来”。

关键点：DICE 能容忍单个节点翻转，但不能容忍两个节点同时翻转。这就是所谓的“单节点免疫”。

版图实现要点

我在项目中做过 DICE 的版图，有几个坑必须提醒你：

  • 节点间距要拉开：四个存储节点不能靠太近，否则一个粒子可能同时影响两个节点。我一般要求间距大于 2μm。
  • 电源走线要加粗：DICE 的恢复过程需要电流，电源线细了恢复速度跟不上。
  • 敏感节点加保护环：X0~X3 周围最好加 P+ 保护环，收集衬底中的电荷。

我的经验：DICE 的版图面积大约是普通锁存器的 2.5 倍。别想着省面积，省出来的面积迟早会变成故障。

4.2 HIT：硬核免疫触发器

HIT 的全称是 Hardened Immune Trigger。这玩意儿比 DICE 更“硬核”。

电路结构

HIT 的核心是“延迟滤波 + 冗余判决”。它内部有三个相同的采样通道，每个通道都带一个延迟单元。三个通道的输出通过一个多数表决电路（Majority Voter）输出最终结果。

我画个流程图：

   D ----> [采样通道1] ----\
   D ----> [采样通道2] ----> [多数表决] ----> Q
   D ----> [采样通道3] ----/

每个采样通道内部是这样的：

   D ----> [延迟单元] ----> [锁存器] ----> 输出到表决器

抗辐射原理

单粒子翻转通常是一个瞬态脉冲，宽度在几百皮秒到几纳秒之间。HIT 的延迟单元会把输入信号延迟一段时间（比如 1ns）。如果 D 端出现一个单粒子瞬态脉冲，三个通道的延迟不同，导致三个锁存器捕获到的值不一样。多数表决器会输出“多数派”的值，从而屏蔽掉那个错误的瞬态。

注意：延迟时间的选择很关键。太短了滤不掉脉冲，太长了影响工作频率。我一般取工艺库中单粒子脉冲宽度的 1.5 倍。

版图实现要点

  • 三个通道要对称：走线长度、管子尺寸尽量一致，否则延迟时间会偏差。
  • 表决器要加固：多数表决电路本身也要抗辐射，否则它先坏了就白搭了。
  • 时钟树要小心：HIT 对时钟抖动敏感，时钟走线要加 shielding。

我曾经踩过的坑：有一次 HIT 的版图里，三个通道的电源走线长度不一样，导致延迟偏差超过 20%。后来我把电源走线改成了“H 树”结构，问题才解决。

4.3 TMR：三模冗余触发器

TMR 就是 Triple Modular Redundancy。这名字听着高大上，其实原理很简单：三个相同的触发器，加一个多数表决器。

电路结构

   D ----> [FF1] ----\
   D ----> [FF2] ----> [多数表决] ----> Q
   D ----> [FF3] ----/

每个 FF 就是一个普通的 D 触发器。三个 FF 的时钟、复位都连在一起。输出端接一个 3 输入多数表决器。

抗辐射原理

单粒子翻转最多打翻三个 FF 中的一个。多数表决器会输出另外两个正确的值。所以 TMR 能容忍一个 FF 出错。

但注意了——如果单粒子同时打翻两个 FF，TMR 就失效了。这就是所谓的“双点失效”。

对比一下：

结构 面积开销 速度影响 抗单粒子能力
DICE 2.5x 小 单节点免疫
HIT 3.5x 中（有延迟） 抗瞬态脉冲
TMR 3x + 表决器 小 单 FF 免疫

版图实现要点

  • 三个 FF 要物理隔离：最好分开放，中间加保护环。防止一个粒子同时影响两个 FF。
  • 表决器要单独加固：表决器可以用 DICE 结构实现，或者再加一级 TMR。
  • 时钟分配要均匀：三个 FF 的时钟 skew 要控制在 50ps 以内。

重要提醒：TMR 不是万能的。如果单粒子打中了时钟树或者复位网络，三个 FF 可能同时失效。所以时钟和复位也要加固。

4.4 三种结构的选型建议

我个人习惯这样选：

  • 对面积敏感的场景：用 DICE。它面积最小，速度损失也小。
  • 对抗瞬态脉冲要求高的场景：用 HIT。它能滤掉单粒子瞬态，DICE 和 TMR 做不到这一点。
  • 对可靠性要求最高的场景：用 TMR。虽然面积大，但容错能力最强。

嗯，这里要注意——实际项目中往往是混合使用的。比如关键路径用 TMR，普通路径用 DICE，时钟树用 HIT。没有一种结构是万能的，得根据具体需求来权衡。

我的经验：在做抗辐射单元库时，我建议把 DICE、HIT、TMR 都做出来，然后根据不同的模块需求去调用。别想着“一招鲜吃遍天”，那是不可能的。

4.5 本章小结

咱们今天聊了三种抗辐射触发器的电路结构和版图实现。DICE 靠节点互锁抗单粒子翻转，HIT 靠延迟滤波抗瞬态脉冲，TMR 靠冗余表决容错。每种结构都有自己的优缺点，选型时要综合考虑面积、速度、抗辐射能力。

最后送大家一句话：抗辐射设计没有银弹。你只能根据具体的辐射环境、工艺节点、性能要求，去选择最合适的方案。多流片、多测试、多总结，慢慢就有感觉了。

公众号:蓝海资料掘金营，微信deep3321

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