01
DDR发展史
从SDR到DDR5的演进历程 · 每一代关键技术突破 · 消费电子与服务器应用
演进DDR5里程碑
02
DDR物理层概述
PHY在DDR子系统中的位置 · 主要功能模块 · 与Controller接口协议
PHYDQ/DQS架构
03
DDR信号完整性基础
传输线理论 · 反射与端接 · 串扰与耦合 · 眼图与抖动分析
SI眼图端接
04
DDR时钟系统
差分时钟CK_t/CK_c · PLL与DLL原理 · 时钟树综合与skew控制
时钟PLLskew
05
DQ/DQS信号组
数据选通信号作用 · Read/Write DQS时序 · DQS与DQ相位关系
DQS相位时序
06
地址与控制信号
行/列地址 · Bank与Rank概念 · 命令信号RAS/CAS/WE时序
命令BankRank
07
ODT（片上端接）
ODT作用与配置 · 动态ODT技术 · 对信号质量的改善
ODT端接信号质量
08
ZQ校准
ZQ电阻作用 · 校准流程ZQCL/ZQCS · 阻抗匹配重要性
ZQ校准阻抗
09
Vref（参考电压）
Vref产生与分配 · 噪声容限 · Vref校准技术
Vref噪声校准
10
DDR初始化流程
上电序列 · Reset与CKE时序 · MR配置 · ZQ校准完成
初始化MR上电
11
Read操作详解
Read命令发出 · RL计算 · DQS读选通 · 数据采样窗口
ReadRL采样
12
Write操作详解
Write命令发出 · WL计算 · DQS写选通 · Write Leveling
WriteWLLeveling
13
Training（训练）机制
Write Leveling · Read DQS Gate Training · Eye/CA Training
TrainingEyeCA
14
DFE（判决反馈均衡）
DFE原理 · 抽头系数更新 · 在DDR5中的应用
DFE均衡DDR5
15
PAM4信号
PAM4与NRZ对比 · 编码与解码 · 在DDR5中的应用
PAM4NRZDDR5
16
DDR功耗管理
自刷新Self-Refresh · 掉电模式Power-Down · 温度补偿刷新
功耗自刷新温度补偿
17
ECC与数据完整性
ECC原理 · 在DDR中的应用 · Chipkill与RAID技术
ECCChipkillRAID
18
DDR封装技术
BGA封装 · POP封装 · SiP集成 · 热管理
封装BGASiP
19
PCB布局布线
DDR走线拓扑Fly-by/T · 等长约束 · 层叠设计
PCBFly-by等长
20
仿真与验证
IBIS模型 · SPICE仿真 · 时序仿真 · 后仿真验证
IBISSPICE后仿真
21
DDR测试与调试
逻辑分析仪 · 示波器测试 · 眼图测量 · BER测试
测试眼图BER
22
DDR5新特性
数据速率提升 · PMIC集成 · ODT改进 · CA接口变化
DDR5PMICCA
23
LPDDR系列
LPDDR4/4X/5特点 · 低功耗设计 · 移动端应用
LPDDR低功耗移动
24
GDDR系列
GDDR6/6X特点 · 高带宽设计 · 图形应用
GDDR高带宽图形
25
HBM（高带宽内存）
HBM2/2E/3架构 · TSV与中介层 · 堆叠技术
HBMTSV堆叠
26
DDR Controller设计
Controller架构 · 命令调度 · 数据路径 · ECC处理
Controller调度ECC
27
DFI接口
DFI协议版本 · DFI信号定义 · PHY与Controller交互
DFI接口PHY
28
DDR时序参数
tRCD/tCL/tRP/tRAS · 时序计算 · Margin分析
时序tRCDMargin
29
DDR可靠性
RAS特性 · ECC与Retry · 在线修复 · 老化测试
RASRetry老化
30
DDR未来趋势
DDR6展望 · CXL与内存池化 · 存算一体架构
DDR6CXL存算一体