第三章 DDR信号完整性基础

信号完整性，简称SI。做DDR物理层，这是绕不开的核心话题。

我刚开始接触DDR设计时，总觉得信号嘛，不就是0和1吗？后来被现实狠狠教育了一回——板子跑不起来，波形惨不忍睹。嗯，从那以后，我老老实实把传输线理论啃了一遍。

这一章，咱们就聊聊DDR信号完整性的几个关键点：传输线、反射、串扰、眼图。说白了，就是搞清楚信号在PCB上到底经历了什么。

3.1 传输线基础

先问个问题：DDR信号频率那么高，走线还能当普通导线看吗？

答案是不能。高频下，走线就是传输线。

传输线的核心参数是特征阻抗Z₀。DDR通常要求单端50Ω，差分100Ω。为什么是这个值？因为这是业界平衡功耗、信号质量和制造工艺后的经验值。

我记得第一次做DDR3设计时，没太在意阻抗控制，结果信号反射得一塌糊涂。后来老老实实算层叠、调线宽，才把眼图救回来。

影响Z₀的因素有：

• 线宽——越宽阻抗越低
• 介质厚度——离参考层越近阻抗越低
• 介电常数——εr越大阻抗越低

你想想看，DDR4跑2400MT/s时，信号上升沿才几十皮秒。这么快的边沿，走线稍微长一点，就必须当传输线处理。

3.2 反射与端接

反射是怎么来的？

信号在传输线上跑，遇到阻抗不连续点，一部分能量就弹回来了。这就是反射。

反射系数Γ = (Z_load - Z₀) / (Z_load + Z₀)

如果负载阻抗等于特征阻抗，Γ=0，完美匹配，没有反射。但现实中哪有那么完美？

我在项目中遇到过最典型的问题：DDR颗粒的ODT（片上端接）没配好，导致DQ信号过冲严重。后来调整了ODT阻值，波形才正常。

常见的端接方式：

• 并联端接——拉到VTT，适合DDR地址/控制信号
• 串联端接——靠近源端串电阻，适合时钟信号
• AC端接——串电容再接地，偶尔用于特殊场景

我曾经踩过一个坑：DDR4的VTT供电纹波太大，导致端接效果变差。后来加了足够的去耦电容才解决。嗯，电源完整性也是信号完整性的基础。

3.3 串扰与耦合

串扰，说白了就是一根线上的信号干扰了旁边的线。

DDR总线那么密集，DQ、DQS、地址线挤在一起，串扰几乎是必然的。

串扰分两种：

• 容性耦合——通过寄生电容传递
• 感性耦合——通过互感传递

近端串扰和远端串扰，表现不一样。近端串扰幅度大、持续时间长；远端串扰幅度小但更尖锐。

减少串扰的方法：

1. 拉开间距——3W原则（线间距≥3倍线宽）
2. 加屏蔽地线——敏感信号两侧包地
3. 减少平行长度——能不平行就不平行
4. 层间正交布线——相邻层走线方向垂直

我个人习惯，DDR走线时，DQ组内部间距至少2倍线宽，组与组之间3倍以上。别省那点空间，省出来的都是隐患。

3.4 眼图与抖动分析

眼图是什么？

把很多个bit的波形叠加在一起，看起来像一只眼睛。眼睛睁得越大，信号质量越好。

眼图能看出什么？

• 眼高——电压裕量
• 眼宽——时间裕量
• 抖动——边沿的不确定性
• 过冲/下冲——反射严重

抖动（Jitter）是DDR高速设计的大敌。抖动分两类：

• 随机抖动（RJ）——热噪声引起，高斯分布，没法彻底消除
• 确定性抖动（DJ）——串扰、反射、电源噪声引起，可以优化

我记得调试DDR4 3200时，眼图总是闭合的。查了半天，发现是电源噪声引起的确定性抖动太大。后来在VDDQ上加了一颗0.1μF的MLCC，眼图一下就睁开了。

DDR5时代，眼图要求更严格了。因为速率到了6400MT/s以上，UI（单位间隔）才156ps。抖动稍微大一点，时序裕量就没了。

我曾经做过一个DDR5项目，眼图仿真跑了三天三夜。最后发现，影响最大的不是走线长度，而是参考层的完整性。一个小的缝隙，就能让眼图高度下降20%。

3.5 本章知识体系

下面这张图，是我梳理的DDR信号完整性知识框架。你可以把它当一张地图，随时回来对照。

这张图把本章的核心内容串起来了。传输线理论是基础，反射和串扰是问题，端接是手段，眼图和抖动是衡量标准。四者环环相扣。

做DDR物理层设计，说白了就是跟这几个东西打交道。你理解得越深，设计就越稳。

---

公众号:蓝海资料掘金营，微信deep3321