1. 高速信号基础：什么是高速信号？信号完整性的核心概念
大家好，我是老周。做硬件这行二十年了，今天咱们聊聊高速信号。
很多人一听到「高速信号」，第一反应就是频率高。其实不完全对。我见过不少工程师，拿着一个 100MHz 的时钟，觉得频率不高，布线随便拉。结果板子回来，眼图一塌糊涂。为什么？因为高速信号的定义，从来不只是看频率。
1.1 到底什么是高速信号？
先给个简单的判断标准：当信号的上升时间（Tr）小于信号在传输线上往返延迟的 2 倍时，这条信号就必须按高速信号来处理。
说白了，不是频率高才叫高速。你想想看，一个 10MHz 的信号，如果上升沿只有 1ns，那它的有效频率可能高达 350MHz。这时候，普通的布线方式就会出问题。
我习惯用一个经验公式：
有效频率 F_knee = 0.35 / Tr
临界长度 L_crit = Tr / (2 * T_pd)
其中 T_pd 是信号在 PCB 上的传播延迟，一般 FR4 材料大约 6.5~7.5 ps/mm。
核心观点： 判断是否高速，看上升时间，不是看时钟频率。上升沿越陡，信号完整性挑战越大。
我在项目中遇到过一位同事，把 1Gbps 的 SerDes 信号当普通信号走，结果板子调了两个月。后来一查，上升时间只有 35ps，走线长度超过 5mm 就得按传输线处理。嗯，这就是典型的「频率不高，但沿很陡」的坑。
1.2 信号完整性的四个核心概念
信号完整性，说白了就是保证信号从发送端到接收端，波形别变形得太离谱。我把它拆成四个维度：反射、串扰、时序、EMI。咱们一个一个说。
1.2.1 反射
反射是什么？信号在传输过程中，遇到阻抗突变的地方，一部分能量会弹回来。就像水波撞到石头，会反弹一样。
反射的后果很直接：过冲、下冲、振铃。严重的时候，逻辑电平会误判。0 变成 1，1 变成 0。
我给大家一个简单的反射系数公式：
反射系数 ρ = (Z_load - Z_0) / (Z_load + Z_0)
当 Z_load = Z_0 时，反射系数为 0，完美匹配。但现实中，很难做到绝对匹配。我一般要求反射系数控制在 ±0.1 以内。
避坑指南： 我曾经在 DDR3 的地址线上，因为一个过孔阻抗没控制好，导致反射严重。后来在过孔周围加了回流地过孔，才把问题压下去。记住：每一个过孔都是一个阻抗不连续点。
1.2.2 串扰
串扰，就是一根线上的信号，通过电磁场耦合到旁边的线上。你想想看，两条线挨得近，一条在跳变，另一条肯定受影响。
串扰分两种：
- 近端串扰（NEXT）：干扰源近端的串扰
- 远端串扰（FEXT）：干扰源远端的串扰
我习惯用 3W 原则来抑制串扰：线间距 ≥ 3 倍线宽。但说实话，这个原则在高速设计中只能算起步。真正要控制好，还得看叠层设计和参考平面。
注意： 串扰和频率关系不大，和上升时间关系很大。上升沿越陡，串扰越严重。所以别以为低频信号就可以随便走线。
我记得有一次，一个 8 层板的项目，时钟线和数据线平行走了 3 英寸，间距只有 5mil。结果时钟的抖动大到系统无法锁定。后来把间距拉到 15mil，中间加了一条地线隔离，问题才解决。
1.2.3 时序
时序，就是信号到达的时间对不对。高速设计中，时序裕量往往只有几十皮秒。一个过孔、一段 stub、一个不匹配的端接，都可能吃掉你的时序裕量。
时序分析的核心参数：
| 参数 | 说明 | 典型值（DDR4 2400） |
|---|---|---|
| T_setup | 建立时间 | 150 ps |
| T_hold | 保持时间 | 150 ps |
| T_skew | 时钟偏斜 | ≤ 50 ps |
| T_jitter | 时钟抖动 | ≤ 30 ps |
我个人的习惯是，做时序预算时，至少留 20% 的裕量。因为 PCB 加工误差、温度变化、老化效应，都会吃掉你的裕量。
经验之谈： 时序问题往往是「最后一根稻草」。很多板子功能正常，但温度一高就死机，大概率是时序裕量不够。我曾经吃过这个亏，后来所有高速接口都强制做时序仿真。
1.2.4 EMI
EMI，电磁干扰。说白了，就是你的板子不能变成一个大天线，也不能被别人的天线干扰。
EMI 的来源主要有三个：
- 共模电流：回流路径不连续，导致电流跑到地平面外面去
- 谐波辐射：时钟信号的奇次谐波，能量很强
- 腔体谐振：电源地平面之间的谐振
我常用的 EMI 抑制手段：
- 保证每个高速信号都有连续的回流参考平面
- 时钟信号包地处理，间距 ≥ 3W
- 电源平面去耦电容布局合理，高频电容靠近芯片引脚
- 使用展频时钟（SSC）降低峰值辐射
警告： EMI 问题一旦到了实验室才发现，改板成本极高。我建议在布局阶段就做 EMI 预评估。别等到 EMC 测试不通过再回头改，那滋味不好受。
1.3 知识体系总览
下面这张图，是我自己总结的高速信号知识框架。你可以把它当成一张地图，后面每一章都会对应到其中的一个节点。
这张图把高速信号完整性的四个核心维度串起来了。你会发现，它们之间是相互影响的。比如反射会导致时序抖动，串扰会加剧 EMI。所以做高速设计，不能只盯着一个点看。
我的建议： 刚开始学高速设计，别急着记公式。先把这四个概念的关系理清楚。遇到问题，先判断是反射、串扰、时序还是 EMI，然后对症下药。我见过太多人一上来就调端接电阻，结果问题出在参考平面不连续上。
好了，这一章就到这里。记住一句话：高速信号，拼的不是频率，是上升时间。 下一章咱们深入聊聊传输线理论，那是所有高速设计的根基。