电源模块选型：LDO vs DC-DC
做FPGA设计这些年，我遇到过不少因为电源选型翻车的案例。说白了，电源模块选型就是给FPGA找个靠谱的"心脏起搏器"。选对了，系统稳如老狗；选错了，调试到怀疑人生。
今天咱们就聊聊LDO和DC-DC这对"冤家"。它们各有各的脾气，用对了地方都是好同志。
LDO：低压差线性稳压器
LDO的工作原理其实很简单——通过调整管线性工作，把多余的电压"吃掉"。我习惯叫它"电压减肥器"。
优点很明显：
- 输出纹波极小，噪声低（这是它最大的杀手锏）
- 电路简单，外围元件少（一个输入电容、一个输出电容就够了）
- 负载瞬态响应快（因为内部带宽高）
缺点也扎心：
- 效率低，尤其是压差大的时候（效率 ≈ Vout/Vin）
- 发热严重（我有个项目用LDO从5V降到1.2V，散热片烫得能煎鸡蛋）
- 输出电流有限（一般不超过3A）
适用场景：FPGA的模拟电源（PLL、ADC）、对噪声敏感的时钟电路、小电流供电（<500mA）
DC-DC：开关电源
DC-DC就不一样了，它通过高频开关+电感储能来转换电压。效率能做到90%以上，甚至95%。
优点：
- 效率高，发热小（大电流场景的王者）
- 可升压、可降压、可反压（灵活度拉满）
- 输出电流大（轻松上10A）
缺点：
- 输出纹波大（几十mV级别，LDO只有几μV）
- 开关噪声会耦合到输出（EMI问题头疼）
- 外围元件多（电感、二极管、反馈电阻...）
- 负载瞬态响应慢（因为环路补偿限制了带宽）
注意：DC-DC的开关频率会与FPGA内部时钟产生差拍干扰。我曾经在Zynq项目上遇到过，DC-DC的2.2MHz开关频率和DDR时钟的533MHz产生了奇怪的谐波，导致DDR训练失败。后来换了频率更高的DC-DC才解决。
怎么选？我的经验法则
| 场景 | 推荐方案 | 理由 |
|---|---|---|
| FPGA核心供电（VCCINT） | DC-DC | 电流大（几A到几十A），效率优先 |
| FPGA IO供电（VCCO） | DC-DC 或 LDO | 看IO标准，高速接口建议LDO |
| PLL/ADC模拟供电 | LDO | 噪声敏感，必须低纹波 |
| 电池供电设备 | DC-DC | 效率决定续航 |
| 小电流辅助供电（<100mA） | LDO | 简单、便宜、噪声低 |
我个人习惯的做法是：先用DC-DC把电压降到接近目标值（比如1.8V→1.2V），再用LDO做二次稳压。这样既保证了效率，又获得了低噪声。嗯，这叫"粗调+精调"策略。
电源模块效率曲线
效率曲线这东西，很多工程师只看数据手册上的典型值。但实际用起来，你会发现效率跟负载电流、输入电压、温度都有关系。
效率曲线的三个关键点：
- 轻载效率：负载电流<10%额定值时，效率会急剧下降。因为开关损耗和静态电流占了主导。
- 峰值效率：通常在负载电流的30%-70%区间。这是DC-DC最舒服的工作区间。
- 重载效率：接近满载时，导通损耗和磁芯损耗增加，效率开始下降。
避坑指南：我曾经选了一款标称效率92%的DC-DC，结果在轻载（50mA）时效率只有55%。后来查了数据手册才发现，它的峰值效率在2A附近。所以选型时一定要看你的实际工作电流落在效率曲线的哪个位置。
这里我画了一张效率曲线的示意图，帮你直观理解：
从图上能看出来，DC-DC的效率曲线像个"驼峰"，中间高两头低。LDO的效率曲线则是一条斜线——因为效率≈Vout/Vin，跟负载电流关系不大。
纹波与噪声要求
FPGA对电源纹波有多敏感？这么说吧，我见过一个项目因为电源纹波大了10mV，导致SerDes眼图闭合，整个板子返工。
不同电源域的纹波要求：
| 电源域 | 典型电压 | 纹波要求（峰峰值） | 说明 |
|---|---|---|---|
| VCCINT（核心） | 0.85V-1.2V | < 30mV | 核心电压越低，对纹波越敏感 |
| VCCO（IO） | 1.8V-3.3V | < 50mV | 高速IO（如DDR）要求更严 |
| VCCAUX（辅助） | 1.8V-2.5V | < 20mV | 影响PLL和配置逻辑 |
| MGTAVCC（收发器） | 1.0V-1.2V | < 10mV | SerDes对噪声极度敏感 |
| MGTAVTT（收发器） | 1.2V-1.8V | < 10mV | 收发器模拟供电 |
注意：纹波要求不是越严越好。我见过有人给核心供电用了超低噪声LDO，结果因为压差太大导致LDO过热保护，FPGA频繁掉电。合适的才是最好的。
降低纹波的实用方法：
- 输出电容用低ESR的陶瓷电容（X7R或X5R材质）
- 并联多个电容（10μF+1μF+100nF）覆盖不同频率
- DC-DC输出后加LC滤波器（π型滤波）
- PCB布局时，电源回路尽量短、宽
负载瞬态响应
负载瞬态响应，说白了就是FPGA突然从"睡觉"切换到"狂奔"时，电源能不能稳住。
FPGA的负载变化有多剧烈？举个例子：一个大型FPGA在空闲时可能只消耗几百mA，但一旦开始全速运算，瞬间就能跳到几A甚至十几A。这个变化时间可能只有几微秒。
瞬态响应的关键指标：
- 下冲/过冲：负载突变时电压的跌落或升高幅度
- 恢复时间：电压回到稳定值所需的时间
- 环路带宽：决定了电源能响应多快的变化
我的经验：对于FPGA核心供电，我建议DC-DC的环路带宽至少做到开关频率的1/10。比如500kHz的开关频率，环路带宽至少50kHz。这样能保证在FPGA负载跳变时，电压跌落不超过3%。
改善瞬态响应的方法：
- 增加输出电容：电容越大，瞬态能量储备越足。但注意ESR不能太大。
- 提高开关频率：频率越高，环路带宽可以做得更高，响应更快。
- 使用多相DC-DC：多相交错并联，等效开关频率翻倍，瞬态响应更好。
- 加前馈电容：在反馈电阻上并联一个小电容，可以提升瞬态响应。
避坑指南：我曾经在一个项目里，为了省成本用了便宜的电解电容做输出滤波。结果FPGA在启动时电流从0跳到5A，电压直接跌了200mV，导致FPGA配置失败。后来换成低ESR的陶瓷电容，问题就解决了。所以该花的钱不能省。
最后说一句：电源选型没有银弹。LDO和DC-DC各有各的舞台，关键是要理解你的FPGA到底需要什么。纹波、效率、瞬态响应，这三者往往需要权衡。我的建议是：先搞清楚FPGA数据手册里的电源要求，再根据实际应用场景做取舍。
公众号:蓝海资料掘金营，微信deep3321