第2章信号完整性基础

信号完整性基础：传输线理论、反射与阻抗匹配、串扰与耦合、损耗与趋肤效应

各位同学，今天我们来聊聊信号完整性（SI）的四大基石。说实话，这四块内容就像盖房子的地基，你如果没打牢，后面做高速链路调试，那真是寸步难行。我当年刚入行时，就吃过不少亏，今天把这些经验掰开了揉碎了讲给你们听。

很多新手工程师有个误区，觉得PCB上的走线就是一根导线，信号从A点到B点，啪的一下就到了。其实不是这样。当信号的上升沿足够快，走线长度超过信号上升沿长度的1/6时，这根线就不能再当普通导线看了，它变成了——传输线。

传输线有两个核心参数：特性阻抗Z0和传播时延TD。Z0由线宽、介质厚度、介电常数决定。我习惯用一句话记：传输线是信号的“高速公路”，特性阻抗就是这条路的“车道宽度”。

关键公式（记在心里）：

Z0 = sqrt(L/C)   （无损传输线）
TD = sqrt(LC) * 长度

L是单位长度电感，C是单位长度电容。你想想看，Z0越高，意味着电感大、电容小，信号走起来更“轻快”，但也更容易受干扰。

我在项目中遇到过一件事：一块8层板的DDR3设计，走线阻抗控制50Ω，结果板厂反馈说线宽做不了那么细。后来一查，是介质厚度选错了。嗯，这里要注意，阻抗计算一定要和板厂确认叠层结构，别自己闷头算。

反射，说白了就是信号走到阻抗不连续的地方，一部分能量弹回来了。这就像你在山谷里喊一嗓子，听到回声一样。反射会导致信号过冲、下冲、振铃，严重时直接误码。

反射系数Γ = (Z_load - Z0) / (Z_load + Z0)。当负载阻抗等于Z0时，Γ=0，没有反射。这就是阻抗匹配的核心思想。

我的经验： 匹配方式有三种：

我曾经调试一块25Gbps的SerDes链路，眼图一直睁不开。用TDR一测，发现过孔处阻抗掉到了35Ω。后来在过孔周围加了回流地过孔，把阻抗拉回到50Ω。你看，反射问题往往藏在细节里。

避坑指南： 我曾经以为只要末端匹配了就万事大吉，结果发现驱动端输出阻抗太低，信号反射回来又反射回去，形成了二次反射。记住：源端和末端都要考虑，尤其是高速双向总线。

串扰，就是一根线上的信号能量，通过电磁场耦合到旁边的线上。你想想看，两条线挨得那么近，就像邻居家吵架你也能听见一样。

串扰分两种：

近端串扰（NEXT）和远端串扰（FEXT）的波形不一样。近端串扰持续时间长，远端串扰是窄脉冲。我习惯用3W原则来初步控制串扰：线间距≥3倍线宽。但说实话，这只是一个经验值，真正的高速设计还是要靠仿真。

减少串扰的实用技巧：

我记得有一次调试MIPI D-PHY，发现数据线之间串扰严重，导致眼高不够。后来把数据线间距从2W增加到4W，并在中间加了一条地线，问题就解决了。嗯，有时候最笨的办法反而最有效。

信号在传输线上走，能量会逐渐衰减。损耗主要来自三方面：

趋肤效应，说白了就是高频电流只沿着导体表面流动。频率越高，趋肤深度越浅。比如在1GHz时，铜的趋肤深度只有约2微米。这意味着导体的有效截面积变小，交流电阻变大。

我的习惯： 做10Gbps以上设计时，我会选择低损耗板材（如M6、M7级），并且走线尽量用宽线。宽线虽然占地方，但能有效降低导体损耗。另外，表面处理也很重要，沉金比喷锡的高频性能好。

为什么会这样？因为喷锡表面不平整，会加剧趋肤效应带来的损耗。我曾经在25Gbps的设计中，就因为用了普通FR4板材，结果链路预算怎么都算不够。后来换成Megtron 6，损耗降低了30%以上。

避坑指南： 我曾经以为损耗只跟频率有关，忽略了温度的影响。实际上，铜的电阻率随温度升高而增大，高温下损耗会更严重。做热仿真时，一定要把损耗模型考虑进去。

下面这张图，是我自己总结的本章知识框架。你把它存下来，以后做调试时对照着看，思路会清晰很多。

好了，以上就是信号完整性基础的四个核心知识点。你记住一句话：传输线是载体，反射是敌人，串扰是邻居，损耗是天敌。做高速设计，就是跟这四个家伙斗智斗勇。下次遇到眼图闭合、误码率高的问题，先别急着换芯片，从这四个方面排查，往往能找到答案。