3. 位错缺陷的成因与影响：穿透位错、螺旋位错、刃型位错的形成机制及对器件性能的影响
好，咱们今天聊聊位错。说实话，做外延片这么多年，位错是我最头疼的问题之一。它不像颗粒污染那样肉眼可见，也不像成分偏析那样容易通过XRD抓出来。位错这东西，它藏在晶格里头，像一根根看不见的“筋”，平时不声不响，等器件一上电，它就给你颜色看。
我习惯把位错比作“晶格里的裂缝”。它不是宏观的裂纹，而是原子排列的错位。你想想看，晶体里原子本来排得整整齐齐，突然有一排原子“走偏了”，或者“多出来半排”，这就形成了位错。嗯，咱们今天重点讲三种：穿透位错、螺旋位刃型位错。
3.1 位错是怎么来的？——形成机制
位错的成因，说白了就两个：一是衬底本身就有，二是生长过程中应力太大憋出来的。
先说衬底继承。 比如你在GaAs衬底上长InGaAs，衬底本身就有位错密度，比如1000个/cm²。外延层长上去，这些位错会“穿”进去，一路往上长。这就是穿透位错（Threading Dislocation）的典型来源。我记得有一次做InP基的HBT结构，衬底厂家换了批次，位错密度从500飙到5000，结果器件漏电流直接翻了三倍。嗯，从那以后我每次来料都要先做腐蚀坑密度（EPD）检查。
再说应力释放。 晶格失配是最大的元凶。比如在Si衬底上长GaN，晶格常数差16%以上，这就像让一个1米8的人穿1米5的衣服——硬穿肯定崩线。当外延层厚度超过临界厚度，应力积累到一定程度，晶格就会通过产生位错来“泄压”。这时候最容易出现的是刃型位错和螺旋位错。
关键点： 位错不是凭空产生的，它是晶体在应力下的一种“自我妥协”。但妥协的代价，就是器件性能打折。
我给大家画个图，把三种位错的形成逻辑串起来：
3.2 三种位错的“性格”差异
3.2.1 穿透位错——最顽固的“钉子户”
穿透位错，顾名思义，它从衬底一路“穿透”到外延层表面。它的位错线方向大致平行于生长方向，比如[0001]方向。我习惯叫它“直上直下型”。
它的危害在于：它是一条导电通道。位错核心区域原子排列松散，容易富集杂质，形成漏电路径。在LED里，穿透位错会导致非辐射复合中心，发光效率直接打折。在功率器件里，它会让反向漏电流飙升。
我的经验： 做GaN HEMT时，我遇到过一批样品，饱和电流死活上不去。后来用CL（阴极发光）一照，发现位错密度高达10⁸/cm²。换了一批低位错密度的衬底，电流直接提升了15%。所以，衬底质量是根本。
3.2.2 刃型位错——晶格里的“楔子”
刃型位错，形象点说，就是晶格中多插了“半排原子”。你可以想象一本完整的书，中间某页被撕掉一半，剩下的半页纸就凸出来了。这个凸出的边缘就是刃型位错的核心。
它的形成通常与晶格失配应力直接相关。比如在Si衬底上长GaN，失配应力大到一定程度，晶格就会通过产生刃型位错来释放应力。刃型位错的位错线方向与伯氏矢量垂直。
它对器件的影响，我总结为两点：
- 散射中心： 位错核心的应变场会散射载流子，降低迁移率。在HEMT的二维电子气（2DEG）区域，刃型位错会让电子迁移率下降10%~30%。
- 杂质吸除： 位错周围容易吸附杂质原子，形成局部的掺杂浓度波动，导致阈值电压漂移。
3.2.3 螺旋位错——晶格里的“旋转楼梯”
螺旋位错比较有意思。它的原子面不是平的，而是像螺旋楼梯一样，绕着位错线旋转上升。说白了，就是晶面发生了滑移，但滑移量不是整数个原子间距，而是带了一个“台阶”。
螺旋位错在SiC外延中特别常见。SiC的晶型多，螺旋位错容易在衬底表面形成微管（Micropipe），那简直是器件的“死穴”。我记得有一次做SiC SBD（肖特基二极管），反向耐压做到1200V就崩了，一查，螺旋位错密度偏高，导致局部电场集中。
注意： 螺旋位错在表面会形成“生长台阶”，影响外延层的表面形貌。对于量子阱结构，台阶会导致阱宽不均匀，发光波长展宽。这一点在做激光器（LD）时尤其要小心。
3.3 位错对器件性能的“杀伤力”对比
我整理了一个表格，方便大家对比三种位错的影响：
| 位错类型 | 形成主因 | 位错线方向 | 对器件的主要影响 | 典型场景 |
|---|---|---|---|---|
| 穿透位错 | 衬底继承 | 平行生长方向 | 漏电流↑、非辐射复合、击穿电压↓ | GaN LED、HEMT |
| 刃型位错 | 晶格失配应力 | 垂直伯氏矢量 | 迁移率↓、杂质吸除、阈值漂移 | Si基GaN、InGaAs |
| 螺旋位错 | 滑移/晶型缺陷 | 螺旋上升 | 表面形貌劣化、阱宽波动、电场集中 | SiC SBD、LD |
3.4 怎么“对付”位错？——我的几点建议
说实话，位错不可能完全消除，但我们可以把它控制在可接受范围内。我个人习惯从三个方向入手：
- 源头控制： 选低位错密度的衬底。比如GaN-on-Si，我一般要求衬底位错密度低于10⁶/cm²。来料必检EPD。
- 缓冲层设计： 用AlN或AlGaN缓冲层来“过滤”位错。我记得有一次做GaN HEMT，在缓冲层里插了一层AlN插入层，位错密度从10⁹降到了10⁷。效果很明显。
- 生长条件优化： 适当提高生长温度、降低V/III比，可以减少位错的产生和增殖。但要注意，温度太高反而会引入热应力，这个平衡需要慢慢调。
避坑指南： 我曾经为了赶进度，跳过了缓冲层的优化步骤，直接长有源层。结果器件做出来，漏电流大得离谱。后来老老实实重新优化缓冲层，才把问题解决。所以，缓冲层不是“可有可无”的，它是位错控制的“第一道防线”。
好了，关于位错缺陷的成因与影响，咱们就聊到这儿。记住一句话：位错是晶格的“伤疤”，它不会自己愈合，但我们可以通过工艺手段让它“少留疤”。
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