4. 堆垛层错分析：本征层错与非本征层错、层错对发光效率的影响
堆垛层错，这名字听着挺学术，说白了就是原子排列时「排错了队」。在化合物半导体里，这玩意儿特别常见，尤其是氮化镓、碳化硅这些材料。我刚开始接触外延片那会儿，总把层错和位错搞混，后来被师傅骂了一顿才记住——层错是面缺陷，位错是线缺陷，性质完全不同。
4.1 什么是堆垛层错？
咱们先回忆一下晶体结构。闪锌矿或者纤锌矿结构，原子层是按一定顺序堆叠的。比如GaN的纤锌矿结构，正常的堆垛顺序是ABABAB...或者ABCABC...。如果某几层顺序乱了，比如变成了ABABCABAB，那中间那个「C」就是层错。
为什么会乱？说白了就是生长过程中能量最低的路径被干扰了。比如衬底表面有台阶、杂质原子吸附、或者温度波动，都可能让原子「偷懒」选了个错误的落位。
关键点：堆垛层错不改变晶格常数，也不破坏最近邻键合，它只是改变了原子层的堆叠顺序。所以它不像位错那样产生强烈的应力场，但对电学性质的影响却非常显著。
4.2 本征层错 vs 非本征层错
这里有个容易混淆的地方。我见过不少工程师把「本征」和「非本征」搞反了。咱们用最简单的方式理解：
- 本征层错（Intrinsic Stacking Fault）：相当于从正常堆垛中「抽走」了一层原子。比如ABABAB变成了ABABA_B，中间缺了一层。
- 非本征层错（Extrinsic Stacking Fault）：相当于在正常堆垛中「插入」了一层多余的原子。比如ABABAB变成了ABACBAB，中间多塞了一层C。
嗯，这里要注意：在纤锌矿结构中，本征层错通常对应I1型（一个双原子层缺失）和I2型（两个双原子层缺失）。非本征层错则对应E型（插入一个双原子层）。
| 类型 | 形成方式 | 层错能（GaN为例） | 常见于 |
|---|---|---|---|
| 本征I1 | 缺失一个双原子层 | ~10 mJ/m² | MOCVD生长初期 |
| 本征I2 | 缺失两个双原子层 | ~20 mJ/m² | 高In组分InGaN |
| 非本征E | 插入一个双原子层 | ~30 mJ/m² | 离子注入或高温退火 |
我个人习惯用「缺」和「多」来记——本征是缺，非本征是多。你想想看，缺了东西是材料本身的问题，所以叫「本征」；多了东西是外部因素导致的，所以叫「非本征」。虽然这个说法不完全严谨，但好记。
4.3 层错对发光效率的影响
这是咱们做LED和激光器最关心的问题。层错到底怎么影响发光？我分三点说：
4.3.1 非辐射复合中心
层错本身不是直接的非辐射复合中心，但它会吸引杂质和点缺陷聚集。我在项目中遇到过好几次，PL mapping显示层错区域发光强度明显偏低，但TEM看层错本身结构完整。后来用APT分析才发现，层错附近氧杂质浓度比正常区域高了两个数量级。这些杂质才是真正的「杀手」。
4.3.2 量子阱的厚度波动
如果层错穿过量子阱区域，会导致阱层厚度局部变化。比如在InGaN/GaN多量子阱中，层错处的应变场会改变In的并入效率，造成组分不均匀。我记得有一次做绿光LED，EL光谱在530nm附近出现了一个肩峰，查了半天发现就是层错导致的局部In富集。
4.3.3 载流子局域化
层错会形成量子阱状的势垒结构。在GaN中，本征层错相当于一个约10nm厚的类立方相区域，它的带隙比纤锌矿母体低约0.2eV。这会导致载流子被局域在层错附近，形成「发光陷阱」。听起来好像能提高发光效率？其实不然——这些局域态是非辐射复合的通道，而且会降低载流子的注入效率。
避坑指南：我曾经在分析一个蓝光LED效率下降问题时，发现PL mapping上有一条暗线，以为是位错。结果用CL mapping一看，暗线对应的是层错。后来用KOH腐蚀验证，层错区域腐蚀坑密度并不高。所以判断层错不能只看腐蚀，最好结合TEM或者CL。
4.4 如何识别和表征层错？
实际工作中，我们常用的方法有几种：
- 透射电镜（TEM）：最直接的方法。在暗场像下，层错呈现特征性的条纹衬度。我记得第一次在GaN中看到层错的条纹，还以为是样品制备的问题，后来老工程师告诉我这就是层错的典型特征。
- 阴极发光（CL）：层错区域通常发光强度低，而且发光峰位会有蓝移或红移。对于GaN，本征层错在3.42eV附近有一个特征发光峰。
- X射线衍射（XRD）：层错会导致衍射峰的展宽和不对称。用ω扫描的摇摆曲线可以半定量评估层错密度。
- 光致发光（PL）：快速筛查手段。层错密度高的样品，近带边发光强度会显著下降。
注意：PL mapping看到的暗斑不一定是层错，也可能是位错、V坑或者杂质沉淀。一定要结合多种表征手段交叉验证。我吃过这个亏——有一次把V坑当成了层错，浪费了两周时间做TEM。
4.5 层错的抑制策略
既然层错有害，那怎么减少它？根据我的经验，以下几点最有效：
- 衬底表面处理：氮化处理或者低温缓冲层可以显著降低层错密度。我习惯在MOCVD生长前做5分钟的氮等离子体预处理，层错密度能降低一个数量级。
- 生长温度优化：温度太高容易产生本征层错，温度太低又容易产生非本征层错。对于GaN，我个人推荐在1020-1050°C之间找到最佳窗口。
- V/III比控制：富V族条件有利于抑制层错，但V/III比太高又会引入点缺陷。这个平衡需要根据具体设备来调。
- 台阶流生长：在偏切衬底上，台阶流生长模式可以有效抑制层错形核。我建议用4°偏切的蓝宝石衬底，效果比c面好很多。
嗯，最后说一句。层错这东西，完全消除几乎不可能，但控制在10⁴ cm⁻¹以下，对器件性能的影响就可以忽略。我见过最夸张的一个案例，某家公司的外延片层错密度高达10⁶ cm⁻¹，做出来的LED亮度只有正常片的30%。后来调整了缓冲层生长条件，层错降到10³ cm⁻¹，亮度直接翻了三倍。
所以，别小看这些「排错队」的原子。它们虽然小，但影响巨大。搞清楚了本征和非本征的区别，再结合合适的表征手段和抑制策略，你也能把层错治得服服帖帖。