CPU微架构基础：流水线、分支预测、缓存层次结构、乱序执行
各位同学，今天我们来聊聊CPU微架构里最核心的几个模块。说实话，这部分内容我做了十几年芯片设计，每次回看都觉得有新的体会。流水线、分支预测、缓存、乱序执行——这四个东西，说白了就是现代CPU的四大支柱。
流水线：把一条指令拆成五步走
先说说流水线。这个概念其实不复杂，就像工厂流水线一样。一条指令从取指到执行完，我们把它拆成多个阶段。经典的RISC-V五级流水线是这样的：
// 五级流水线阶段
IF: 取指令 (Instruction Fetch)
ID: 指令译码 (Instruction Decode)
EX: 执行 (Execute)
MEM: 访存 (Memory Access)
WB: 写回 (Write Back)每个时钟周期，流水线里同时跑着五条不同的指令。吞吐量一下子就上去了。我刚开始做设计时，总觉得流水线级数越多越好，后来踩过坑才明白——流水线越深，冒险问题越头疼。
关键指标：流水线的理想吞吐量是每个周期完成一条指令。但实际上，结构冒险、数据冒险、控制冒险会拖后腿。
举个例子，数据冒险最常见。比如指令A算出一个结果，指令B马上要用。这时候B就得等。解决办法有几种：
- 前递（Forwarding）：把结果直接从EX阶段传给下一条指令，不用等写回寄存器
- 插入气泡（Stall）：实在解决不了，就停一拍
- 编译器调度：让编译器重新排指令顺序
我个人习惯，能不插气泡就不插。前递电路虽然复杂点，但性能收益明显。
分支预测：猜对了飞，猜错了摔
控制冒险里最头疼的就是分支指令。你想想看，流水线取到一条分支指令时，还不知道跳不跳。等算出来结果，后面已经取了好几条指令了。
怎么办？猜呗。这就是分支预测。
最简单的办法：静态预测。比如总是预测不跳转，或者根据分支方向猜。我在一个低功耗项目里用过这种，面积小，功耗低，但准确率也就60%-70%。
后来做高性能芯片，必须上动态预测。最常见的是两位饱和计数器：
// 两位饱和状态机
状态: 强不跳 → 弱不跳 → 弱跳转 → 强跳转
每次分支结果更新状态，向正确方向偏移嗯，这里要注意。两位预测器对付循环还行，但遇到模式变化快的程序就抓瞎了。我记得有一次调试一个网络包处理程序，分支预测准确率掉到80%以下，性能直接崩了。
避坑指南：我曾经在一个项目里用了全局历史分支预测器，准确率确实高，但硬件开销大。后来发现，对于大多数嵌入式场景，一个简单的两位预测器加BTB（分支目标缓冲器）就够用了。别过度设计。
分支预测的准确率直接影响IPC（每周期指令数）。每猜错一次，就要清空流水线，损失十几甚至几十个周期。所以现代CPU都在分支预测上下了血本。
缓存层次结构：离得近就是快
说到缓存，我得先问一句：你知道CPU和内存的速度差多少吗？
大概两个数量级。CPU一个周期0.3纳秒，DDR内存访问要几十纳秒。没有缓存，CPU大部分时间都在等数据。
缓存的核心思想就一句话：时间局部性和空间局部性。你刚用过的数据，很可能马上再用；你刚访问的地址附近，很可能马上也要访问。
典型的缓存层次是这样的：
| 层级 | 大小 | 延迟 | 关联度 |
|---|---|---|---|
| L1 Cache | 32KB - 64KB | 2-4 周期 | 4-8 路 |
| L2 Cache | 256KB - 1MB | 10-20 周期 | 8-16 路 |
| L3 Cache | 2MB - 32MB | 30-50 周期 | 16-32 路 |
L1通常分指令缓存和数据缓存，L2和L3是统一的。我做过一个项目，L1命中率95%以上，但L2命中率只有70%。后来发现是替换策略的问题，从LRU改成伪LRU后，命中率提到了85%。
注意：缓存一致性是个大坑。多核CPU里，每个核有自己的L1/L2，数据可能不一致。MESI协议（修改、独占、共享、无效）是经典方案，但实现起来细节极多。我曾经因为缓存一致性bug，调试了整整两周。
缓存设计里还有个关键参数：缓存行大小。通常是64字节。太小了空间局部性利用不好，太大了又浪费带宽。我一般建议根据应用场景来调，通用处理器64字节是个稳妥的选择。
乱序执行：让指令别傻等
最后说说乱序执行。这个机制，说白了就是让CPU别傻等着。一条指令因为数据依赖卡住了，后面的指令如果没依赖，就先执行。
乱序执行的核心组件：
- 重排序缓冲（ROB）：记录指令顺序，保证最终结果按序提交
- 保留站（Reservation Station）：存放等待执行的指令，操作数就绪了就发射
- 寄存器重命名：解决写后写（WAW）和写后读（WAR）冒险
举个例子：
// 原始代码
add r1, r2, r3 // r1 = r2 + r3
sub r4, r1, r5 // 等r1
mul r6, r7, r8 // 没依赖，可以先执行
ld r9, [r10] // 访存，可以提前乱序执行会把mul和ld提前执行，等add算完r1后，sub马上就能跑。我见过一个优化案例，乱序窗口从64条指令扩大到128条，IPC提升了15%。但代价是功耗和面积都涨了。
核心思想：乱序执行不是真的乱来。它只是把能并行执行的指令提前了，最终提交结果时，必须按程序顺序来。这叫「顺序提交，乱序执行」。
嗯，这里有个容易搞混的地方。乱序执行和超标量是两回事。超标量是一个周期发射多条指令，乱序执行是改变指令的执行顺序。现代CPU通常两者都用。
我做过的最高端的一个芯片，乱序窗口256条指令，发射宽度6条，ROB有256个条目。那个芯片的调度逻辑复杂到让人头皮发麻。但性能确实猛，SPEC评分比上一代高了30%。
小结
流水线、分支预测、缓存、乱序执行——这四个模块，每一个都是大课题。流水线决定了基础吞吐量，分支预测减少了控制冒险的损失，缓存解决了访存延迟问题，乱序执行挖掘了指令级并行度。
设计CPU微架构，说白了就是在做权衡。面积、功耗、性能，三者只能选两个。我个人的经验是：先搞清楚应用场景，再决定往哪个方向偏。通用处理器追求高IPC，嵌入式芯片更看重功耗和面积。
好了，今天就聊到这儿。下次我们讲GPU架构，那又是另一番天地了。