3、PDN基础理论：目标阻抗定义、PDN阻抗曲线、去耦电容原理、谐振与反谐振
好，咱们进入正题。PDN，全称是Power Delivery Network，也就是电源分配网络。说白了，它就是给芯片供电的那一整条路径。从VRM（电压调节模块）开始，经过PCB上的平面、过孔、走线，再到芯片的焊盘，全算在内。
很多新手工程师觉得PDN不就是铺个铜皮、放几个电容嘛？其实没那么简单。我早年吃过亏，一块板子功能都正常，就是高速接口偶尔出错。查了三天，最后发现是PDN阻抗在某个频点飙得太高，导致电源噪声超标。从那以后，我对PDN设计再也不敢马虎了。
3.1 目标阻抗的定义
目标阻抗，是PDN设计的核心指标。它不是一个物理存在的电阻，而是一个设计目标。你想想看，芯片在工作时，电流是动态变化的。电流变化，就会在PDN上产生电压降。这个电压降不能太大，否则芯片逻辑会出错。
目标阻抗的计算公式很简单：
Z_target = (Vdd × Ripple%) / ΔI其中：
- Vdd：芯片核心电压，比如1.2V、1.8V
- Ripple%：允许的电压波动百分比，通常是3%到5%
- ΔI：瞬态电流变化量，单位是安培
举个例子。一个芯片核心电压1.2V，允许5%的纹波，瞬态电流变化10A。那么目标阻抗就是：
Z_target = (1.2 × 0.05) / 10 = 0.006 Ω = 6 mΩ嗯，6毫欧。这个值非常小。你想想看，一个过孔的阻抗可能就有几个毫欧。所以PDN设计其实是在跟毫欧级别的阻抗较劲。
关键点：目标阻抗不是一成不变的。它取决于芯片的功耗特性和电源噪声容限。不同芯片、不同应用场景，目标阻抗可能差一个数量级。
3.2 PDN阻抗曲线
PDN的阻抗不是一条直线，而是一条随频率变化的曲线。为什么？因为PDN里有电感、有电容，它们在不同频率下表现不同。
典型的PDN阻抗曲线长什么样？我画个示意图：
阻抗 (Ω)
^
| VRM区 电容区 平面区
| (低频) (中频) (高频)
|
| /\
| / \ ___
| / \ / \ ____
|/ \__/ \__/
+---------------------------> 频率 (Hz)
1k 100k 10M 100M这条曲线有几个特点：
- 低频段（<100kHz）：主要由VRM决定。VRM的输出阻抗通常较低，但响应速度慢。
- 中频段（100kHz ~ 10MHz）：由去耦电容主导。电容的ESR和ESL决定了这个区域的阻抗。
- 高频段（>10MHz）：由PCB的电源/地平面决定。平面本身的阻抗和分布电容起作用。
设计目标是什么？让整条曲线都低于目标阻抗线。只要有一个频点超了，就可能出问题。
我的经验：很多工程师只关注直流压降，忽略了交流阻抗。实际上，高速芯片出问题，十有八九是交流阻抗没控制好。我建议你在仿真时，一定要看全频段的阻抗曲线，别只看直流点。
3.3 去耦电容原理
去耦电容，也叫退耦电容。它的作用是什么？说白了，就是给芯片提供一个局部的电荷池。
芯片在切换状态时，电流需求会突然变化。VRM离得远，响应慢，来不及供电。这时候电容就顶上来了，先放电顶着，等VRM反应过来再补充。
电容的阻抗模型不是理想电容，而是包含ESR（等效串联电阻）和ESL（等效串联电感）的串联模型：
Z_cap = ESR + j(2πf × ESL - 1/(2πf × C))从这个公式可以看出：
- 在低频时，电容起主导作用，阻抗随频率升高而降低
- 在自谐振频率处，容抗和感抗抵消，阻抗最小，等于ESR
- 在高频时，电感起主导作用，阻抗随频率升高而升高
自谐振频率的计算公式：
f_res = 1 / (2π × √(L × C))举个例子，一个10μF的陶瓷电容，ESL大约1nH，自谐振频率大约是：
f_res = 1 / (2π × √(1e-9 × 10e-6)) ≈ 1.59 MHz也就是说，这个电容在1.59MHz附近效果最好。超过这个频率，它就不再是电容了，反而像个电感。
注意：电容的ESL不仅来自电容本身，还来自焊盘、过孔和走线。我曾经见过一个案例，工程师选了一颗超低ESL的电容，结果焊盘走线太长，实际ESL翻了三倍。白花钱了。所以布局布线同样重要。
3.4 谐振与反谐振
谐振和反谐振，是PDN设计里最让人头疼的问题之一。
谐振发生在电感和电容串联时。在谐振频率点，阻抗最小。这其实是好事，我们希望PDN阻抗低。
反谐振发生在电感和电容并联时。在反谐振频率点，阻抗最大。这是坏事，我们要尽量避免。
在PDN中，反谐振是怎么产生的？
你放了两种不同容值的电容，比如10μF和0.1μF。10μF的电容在1.6MHz附近阻抗最低，0.1μF的电容在16MHz附近阻抗最低。但在两个谐振频率之间，比如5MHz左右，两个电容都偏离了谐振点，它们的并联阻抗反而会升高。这就是反谐振。
我画个示意图：
阻抗 (Ω)
^
| 10μF谐振 反谐振 0.1μF谐振
| | | |
| | /|\ |
| | / | \ |
| /| / | \ |\
| / | / | \ | \
| / | / | \ | \
| / | / | \ | \
| / | / | \ | \
| / | / | \ | \
|/ | / | \| \
+---------------------------------------> 频率 (Hz)
1M 1.6M 5M 16M 20M反谐振的峰值有多高？取决于电容的ESR。ESR越大，反谐振峰值越低。但ESR大了，谐振点的阻抗又会变高。这是个矛盾。
避坑指南：我曾经设计一个DDR4的电源，用了三种容值的电容，结果在某个频点阻抗飙到目标阻抗的两倍。查了半天，发现是反谐振。后来我调整了电容的容值比例，让它们更均匀地覆盖频段，问题就解决了。所以，电容选型不是随便挑几个容值就行，要系统性地考虑。
怎么抑制反谐振？几个方法：
- 增加电容种类：用更多不同容值的电容，让谐振点更密集，反谐振峰值自然降低
- 选择合适ESR的电容：ESR不能太小，否则反谐振峰值太高；也不能太大，否则谐振点阻抗太高
- 使用相同容值的电容并联：多个相同电容并联，谐振点不变，但阻抗降低，反谐振也会被压低
- 利用PCB平面的分布电容：高频时，电源和地平面之间的分布电容可以起到去耦作用
嗯，PDN基础理论就讲这些。记住一句话：PDN设计的目标，就是让整个频段的阻抗都低于目标阻抗。电容是工具，但用不好反而会引入反谐振。下一章我们讲怎么用Sigrity工具实际仿真PDN阻抗，到时候你会看到这些理论在软件里是怎么体现的。