4、电感布局：功率电感的选择、磁屏蔽与干扰、电感下方禁布区域
好，咱们接着聊电感。这玩意儿在PMIC里，说它是“心脏”一点不为过。我见过太多板子，电源芯片选得挺好，外围电容也堆得足，结果一上电纹波大得吓人，或者干脆带不动负载。查来查去，十有八九是电感没处理好。
说白了，电感就是个储能和滤波的元件。但它有个“坏毛病”——会漏磁。磁力线跑出来，干扰周围的敏感信号，比如反馈路径、模拟地，甚至隔壁的射频电路。所以，电感布局的核心就三个字：选对、屏蔽、禁布。
4.1 功率电感的选择：不只是看感值
很多新手选电感，只看感值和额定电流。嗯，这没错，但不够。我个人的习惯是，先看饱和电流（Isat）。你想想看，电感一旦饱和，感值瞬间掉下去，电流会像脱缰的野马一样飙升，轻则输出纹波爆炸，重则烧管子。
我建议，Isat 至少要留 20% 的余量。比如你电路峰值电流是 2A，那选个 Isat 2.5A 以上的电感才靠谱。我在项目中遇到过，为了省成本选了刚刚好的电感，结果高温下饱和电流降了，板子直接保护重启。从那以后，我选电感都习惯性往大了挑一档。
另外，直流电阻（DCR）也很关键。DCR 大了，发热严重，效率也低。一般选 DCR 在几十毫欧以内的。还有自谐振频率（SRF），这个容易被忽略。如果开关频率接近 SRF，电感会表现出容性，滤波效果大打折扣。所以 SRF 最好比开关频率高一个数量级。
4.2 磁屏蔽与干扰：把磁力线关进笼子里
电感工作时，周围会产生交变磁场。如果这个磁场耦合到敏感的走线或器件上，就会引入噪声。怎么解决？用磁屏蔽电感。
磁屏蔽电感，说白了就是给电感穿了个“铁衣服”。它把磁力线约束在磁芯内部，漏磁很少。我一般会在以下场景强制使用屏蔽电感：
- 多路输出 PMIC：各路电感靠得近，不屏蔽的话，一路的开关噪声会串到另一路，造成交叉干扰。
- 靠近射频或模拟电路：比如板子上有 WiFi 模块或 ADC，电感漏磁会直接拉低信噪比。
- 板子空间紧凑：没空间拉开距离，只能靠屏蔽来“硬扛”。
那怎么判断屏蔽效果好不好？看电感的漏磁参数，或者直接看封装。全屏蔽电感通常是封闭的磁芯，半屏蔽的会露出部分线圈。嗯，这里要注意，半屏蔽电感虽然便宜，但漏磁还是不小，敏感场合慎用。
4.3 电感下方禁布区域：为什么不能放东西？
这个问题，我每次培训都会重点强调。很多 Layout 新手喜欢把电感下方铺满铜，或者放一些过孔、走线。结果呢？轻则效率下降，重则板子冒烟。
为什么会这样？因为电感下方是强交变磁场的区域。如果你在下面铺了铜皮，磁场会在铜皮上感应出涡流，产生热量。更糟糕的是，如果下面走了敏感信号线，比如反馈线，那噪声会直接耦合进去，导致输出电压不稳。
我个人的经验是：电感下方，所有层都禁布。具体来说：
- 顶层（电感所在层）：除了电感焊盘，不要铺铜。焊盘周围留出至少 0.5mm 的净空。
- 内层：不要走任何信号线，尤其是高频信号和反馈信号。地铜也建议挖空，或者至少留出 1mm 的间距。
- 底层：如果板子空间紧张，底层可以走一些低速信号，但必须远离电感投影区域至少 2mm。
我记得有一次，一个同事的板子输出纹波一直超标。我拿过来一看，电感正下方第二层走了一条 I2C 时钟线。虽然 I2C 频率不高，但电感磁场还是把噪声耦合上去了。把那条线挪走，纹波立刻降下来。
4.4 布局实战：一个典型的多路输出案例
咱们来看一个实际例子。假设你有一个 4 路输出的 PMIC，每路都有一个 4.7μH 的电感。板子尺寸 50mm x 50mm，空间很紧张。你怎么摆？
我的做法是：
- 先分优先级：哪一路负载最敏感（比如给 PLL 供电），哪一路电流最大。敏感路优先远离噪声源，大电流路优先靠近输入电容。
- 电感拉开距离：四个电感尽量分散放置，不要挤在一起。如果实在没空间，至少保证相邻电感之间留 2mm 以上间距，并且错开方向（比如一个横着，一个竖着），减少磁耦合。
- 屏蔽电感优先：在敏感路和噪声路之间，用屏蔽电感做隔离。我一般会在最敏感的那路用全屏蔽电感，其他路用半屏蔽的，平衡成本和性能。
- 禁布区域画出来：在 Layout 软件里，给每个电感画一个 Keepout 区域，禁止走线和铺铜。这样后期检查时一目了然，不会漏掉。
嗯，这里要注意，电感的方向也很重要。电感的磁力线方向是沿着线圈轴向的。如果你把两个电感的轴向平行放置，它们之间的互感会很强。我建议，相邻电感的轴向互相垂直，这样耦合最小。
最后总结一下：电感布局，选对型号是基础，磁屏蔽是手段，禁布区域是底线。把这三点做到位，你的 PMIC 布局就成功了一大半。下一节咱们聊电容的布局，那又是另一门学问了。