3、工艺选择核心指标：截止频率（fT/fmax）、击穿电压（BV）、噪声系数（NF）、功率附加效率（PAE）的权衡
做射频芯片设计，选工艺就像选搭档。你得了解它的脾气秉性。
我个人习惯，拿到一个项目需求，先不看电路拓扑。先翻工艺文档，看四个数：fT/fmax、BV、NF、PAE。这四个指标，说白了就是工艺的「四维能力图」。你不可能样样都强，关键看你怎么取舍。
3.1 截止频率：fT 和 fmax，到底看哪个？
fT 是电流增益下降到1的频率。fmax 是功率增益下降到1的频率。
很多新手只看 fT，觉得越高越好。其实不一定。我遇到过做 28GHz 相控阵的项目，选了个 fT 高达 300GHz 的先进工艺，结果做出来的 LNA 增益是够，但稳定性一塌糊涂。为什么？因为 fT 太高，寄生效应太敏感，版图稍微画不好就自激。
我的经验法则：
- 做低噪声放大器（LNA）：fT 做到工作频率的 5~8 倍即可。再高，功耗和噪声反而吃亏。
- 做功率放大器（PA）：fmax 比 fT 更重要。因为 PA 需要功率增益，fmax 直接决定了你能在目标频率上拿到多少增益。
- 做开关或混频器：fT 和 fmax 都要看，但更关注 fT，因为开关速度主要靠电流增益带宽。
举个例子。你设计一个 5.8GHz 的 PA。选工艺时，fT 有 60GHz 和 120GHz 两种。很多人会选 120GHz 的。但我建议你冷静一下。120GHz 的工艺，击穿电压通常更低，线性度也更差。你想想看，PA 最怕什么？不是增益不够，是电压摆幅把管子打穿了。
3.2 击穿电压（BV）：PA 设计的「生死线」
击穿电压，我习惯叫它「保命电压」。做 PA 的工程师，对这个数要刻在脑子里。
BV 主要分两种：BVCEO（基极开路时的集电极-发射极击穿电压）和 BVCBO（发射极开路时的集电极-基极击穿电压）。对于 CMOS 工艺，就是 BVgd 和 BVds。
| 工艺节点 | 典型 BVds (V) | 典型 fT (GHz) | 适合应用 |
|---|---|---|---|
| 0.18μm CMOS | 5~6 | 30~40 | Sub-6GHz PA、开关 |
| 0.13μm SiGe BiCMOS | 2.5~3.5 | 200~300 | 毫米波 LNA、混频器 |
| 45nm SOI CMOS | 1.8~2.5 | 300~400 | 5G mmWave PA |
| GaAs pHEMT | 8~15 | 60~120 | 基站 PA、雷达 |
我曾经踩过的坑：
有一次做 28V 供电的基站 PA，选了 0.25μm GaAs 工艺。看文档 BVgd 标的是 30V，觉得绰绰有余。结果流片回来，一上电就烧。后来查出来，是负载牵引时电压摆幅超过了 25V，加上工艺角偏差，BV 实际只有 22V 左右。从那以后，我选 BV 都会留至少 30% 的余量。你想想看，芯片烧了，几万块的流片费就打水漂了。
3.3 噪声系数（NF）：LNA 的「命门」
噪声系数，说白了就是信号经过你的电路后，信噪比恶化了多少。做接收机前端，NF 就是天。
工艺对 NF 的影响，主要体现在两点：最小噪声系数 NFmin 和 噪声匹配的难易程度。
- NFmin：由工艺本身决定。GaAs pHEMT 的 NFmin 通常比 CMOS 低 0.5~1dB。SiGe HBT 介于两者之间。
- 噪声匹配：CMOS 工艺的噪声匹配点和输入匹配点往往不重合。你调好了输入匹配，噪声可能就差了。SiGe 和 GaAs 就好很多，噪声匹配和功率匹配比较接近。
我个人的建议是：
如果你做的是 5G 基站接收机，NF 要求 0.5dB 以下，别犹豫，上 GaAs 或 SiGe。CMOS 在这个频段很难做到这么低，除非你用很复杂的噪声抵消技术，但功耗和面积都上去了。
如果你做的是 手机 WiFi 前端，NF 要求 1.5~2dB，CMOS 完全够用。没必要为了那 0.3dB 的 NF 提升去选更贵的工艺。
一个小技巧：
看工艺文档时，别只看 NFmin 的典型值。要看它在不同电流密度下的变化曲线。有些工艺 NFmin 很低，但最优电流点很小，稍微偏一点 NF 就飙升。这种工艺对偏置电路要求很高，量产时良率容易出问题。
3.4 功率附加效率（PAE）：PA 的「灵魂」
PAE 是 PA 设计的终极目标。它衡量的是：你消耗的直流功率，有多少转化成了有用的射频输出功率。
公式很简单：PAE = (Pout - Pin) / Pdc。但实现起来，全是学问。
工艺对 PAE 的影响，核心在于 导通电阻 Ron 和 寄生电容 Cgd/Cds。
- Ron 越小，导通损耗越低，PAE 越高。GaAs 的 Ron 比 CMOS 小很多，所以 GaAs PA 的 PAE 通常比 CMOS 高 10~15 个百分点。
- Cgd 越小，米勒效应越弱，高频增益越高，PAE 也越高。SOI CMOS 的 Cgd 比体硅 CMOS 小，所以 SOI 工艺在毫米波 PA 上很有优势。
我记得有一次做 39GHz 的 5G PA。客户要求 PAE 做到 35% 以上。我试了 28nm 体硅 CMOS，最高只能做到 28%。后来换成 45nm SOI，轻松做到 38%。这就是工艺的差距。
3.5 四个指标的权衡：没有完美的工艺
你想想看，这四个指标其实是互相矛盾的。
| 指标 | 想提高它 | 会牺牲什么 |
|---|---|---|
| fT / fmax | 缩小栅长、减薄栅氧 | BV 降低、NF 变差（短沟道效应） |
| BV | 加厚栅氧、增加耗尽层 | fT 降低、Ron 增大、PAE 下降 |
| NF | 提高跨导 gm、优化栅极材料 | 功耗增加、线性度变差 |
| PAE | 降低 Ron、减小寄生电容 | 击穿电压降低、可靠性下降 |
所以，选工艺就是做选择题。你得清楚你的应用场景最看重什么。
我的决策框架：
- 先看供电电压和输出功率：如果供电超过 5V，或者输出功率超过 1W，BV 是第一优先级。别想了，上 GaAs 或 SiGe。
- 再看工作频率：如果频率超过 30GHz，fT 和 fmax 必须够。SOI 或 SiGe 是首选。
- 然后看接收灵敏度：如果 NF 要求低于 1dB，GaAs 或 SiGe 更靠谱。CMOS 需要复杂的校准和抵消技术。
- 最后看功耗和成本：如果对 PAE 要求极高（比如手机 PA 要 40% 以上），GaAs 是唯一选择。如果成本敏感，CMOS 或 SOI 更合适。
嗯，这里要注意一点。很多工艺文档会标一个「理想值」。比如 fT 标 200GHz，但那是在特定偏置和版图下的测试值。你实际做出来，因为寄生和温度影响，可能只有 150GHz。所以，我一般会按文档值的 70~80% 来估算。
最后说一句。工艺选择没有标准答案。同一个项目，不同工程师可能会选不同的工艺。关键是你要清楚每个指标背后的物理本质，以及它们之间的 trade-off。这样，你才能做出最适合你产品的选择。