2、输入阻抗模型：ADC等效输入阻抗模型（差分/单端）、随频率变化的阻抗特性、共模与差模阻抗

好，咱们接着聊ADC驱动设计里最绕不开的一个话题——输入阻抗。

说实话，我早年刚做ADC驱动时，总觉得阻抗嘛，不就是个电阻嘛，算算分压就完了。结果第一次调试高速ADC，采样出来的波形全是毛刺，信噪比惨不忍睹。后来一查，问题就出在输入阻抗上。嗯，从那以后，我再也不敢小看这个“等效模型”了。

2.1 ADC等效输入阻抗模型

ADC的输入阻抗，说白了不是个纯电阻。它是个动态的、随频率变化的网络。你想想看，ADC内部有采样开关、有采样电容、有ESD保护二极管，还有寄生电容。这些东西加在一起，等效出来的阻抗模型就复杂了。

我个人习惯把ADC输入阻抗拆成两部分看：

  • 差分输入阻抗：两个输入端之间的阻抗
  • 单端输入阻抗：每个输入端对地的阻抗

对于差分ADC，比如ADS1675这类器件，它的等效模型可以简化成这样：

差分输入阻抗模型（简化版）：
INP ──┬── Rdiff/2 ──┬── Cdiff ──┬── 采样开关
      │              │           │
      └── Rcm ── Ccm ┘           │
INN ──┬── Rdiff/2 ──┬── Cdiff ──┘
      │              │
      └── Rcm ── Ccm ┘

这里Rdiff是差分电阻，Cdiff是差分电容。Rcm和Ccm是共模路径上的阻抗。注意，这个模型在不同采样率下，数值会变。

单端ADC的模型更直接一些：

单端输入阻抗模型：
IN ──┬── Rseries ──┬── Csh ──┬── 采样开关
     │              │         │
     └── Rpd ───────┘         │
     │                        │
     GND ─────────────────────┘

Rseries是输入串联电阻，Csh是采样电容，Rpd是下拉电阻（有些器件有）。

关键点：这些电阻电容的数值，在数据手册里通常只给一个典型值。但实际工作中，它们会随温度、电源电压、采样频率变化。我建议你留出20%~30%的余量。

2.2 随频率变化的阻抗特性

为什么说ADC输入阻抗是频率相关的？

原因很简单——采样电容在起作用。低频时，电容阻抗很大，输入阻抗主要由电阻决定。高频时，电容阻抗变小，输入阻抗也跟着下降。

我举个例子。某款16位SAR ADC，数据手册给出：

频率差分输入阻抗单端输入阻抗
DC1 MΩ500 kΩ
10 kHz100 kΩ50 kΩ
100 kHz10 kΩ5 kΩ
1 MHz1 kΩ500 Ω

看到了吧？频率升高100倍，阻抗下降1000倍。这就是为什么驱动电路必须考虑带宽。

我曾经在一个项目中，用运放直接驱动ADC，没注意高频阻抗下降的问题。结果10MHz信号进来，运放输出电流不够，波形直接塌了。后来加了缓冲器才解决。

避坑指南：我曾经以为只要运放输出阻抗够低就行，忽略了ADC输入阻抗随频率下降带来的负载效应。记住，驱动电路不仅要看DC阻抗，更要看信号带宽内的最小阻抗。

2.3 共模与差模阻抗

这个区分很重要，尤其是差分ADC。

差模阻抗：两个输入端之间的阻抗。它决定了差分信号的负载。

共模阻抗：每个输入端对地的阻抗。它决定了共模信号的负载。

为什么要把它们分开？

因为驱动电路对差模信号和共模信号的要求不一样。差模信号是我们要采的有用信号，共模信号是噪声或偏置。如果共模阻抗不平衡，共模噪声就会转化成差模噪声，直接污染信号。

我习惯用这个公式估算：

Zdiff = Rdiff || (1 / (jω * Cdiff))
Zcm = Rcm || (1 / (jω * Ccm))

对于理想差分ADC，我们希望Zcm完全匹配。但实际器件总有偏差。数据手册里通常会给出共模阻抗的匹配度，比如±1%或±5%。

举个例子，某款24位Σ-Δ ADC：

参数典型值单位
差模电阻 Rdiff100kΩ
差模电容 Cdiff5pF
共模电阻 Rcm50kΩ
共模电容 Ccm10pF
共模阻抗匹配度±2%

注意，共模电容比差模电容大，这是为了抑制共模噪声。但代价是共模带宽更窄。

小技巧：设计驱动电路时，我建议在ADC输入端并联一对匹配的电容到地。这样能平衡共模阻抗，还能滤除高频噪声。电容值取ADC输入电容的2~5倍，精度选1%或更高。

2.4 实际设计中的注意事项

好了，理论说完了，咱们聊聊实际怎么用。

  1. 查数据手册：别只看DC阻抗，要看频率-阻抗曲线。很多厂商会提供S参数模型，下载下来仿真一下。
  2. 留余量：驱动电路的输出阻抗，建议做到ADC输入阻抗的1/10以下。比如ADC在最高频率时输入阻抗是1kΩ，那驱动输出阻抗要小于100Ω。
  3. 注意共模：差分ADC的共模阻抗如果不匹配，CMRR会下降。我见过一个案例，因为PCB走线不对称，共模阻抗差了5%，结果50Hz工频干扰直接进了信号。
  4. 采样率影响：ADC采样率越高，输入阻抗越低。因为采样电容充放电更频繁。如果你用同一个驱动电路去推不同采样率的ADC，一定要重新算阻抗。

最后说一句，ADC输入阻抗模型不是一成不变的。不同厂商、不同架构（SAR、Σ-Δ、流水线）的模型差异很大。我建议你拿到具体芯片后，先搭个测试电路实测一下阻抗特性。纸上得来终觉浅，对吧？

下一节咱们聊驱动电路的具体设计，包括运放选型、RC滤波网络怎么配。到时候我会分享几个我踩过的坑，保证实用。

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