3、开关电容输入结构：采样保持电路原理、电荷注入与时钟馈通、kT/C噪声分析
好，咱们今天聊聊ADC里最核心也最让人头疼的一个部分——开关电容输入结构。说白了，这就是ADC的“嘴巴”，信号好不好，全看它怎么“吃”进去的。
我个人习惯把采样保持电路比作一个“快照相机”。模拟信号是连续变化的，ADC没法直接处理，得先拍一张“照片”把电压值固定下来，然后慢慢去量化。这个拍照的过程，就是采样保持。
3.1 采样保持电路的基本原理
最简单的采样保持电路，就是一个开关加一个电容。开关闭合，电容充电，跟踪输入信号；开关断开，电容保持住断开瞬间的电压值。
嗯，这里要注意。理想很丰满，现实很骨感。开关不是完美的，电容也不是完美的。我在项目中遇到过好几次，明明仿真时采样波形很漂亮，一上板子就变形了。问题出在哪？
核心就两个：采样时间常数和保持时间内的电压跌落。
- 采样时间常数 τ = Ron × Cs：Ron是开关导通电阻，Cs是采样电容。要保证在采样窗口内，电容电压能充到输入信号的精度以内。比如12位ADC，你得充到0.025%以内，也就是至少需要9个时间常数（ln(2^12) ≈ 8.3）。
- 保持电压跌落：开关断开后，电容上的电荷会通过漏电路径慢慢跑掉。主要是开关的漏电流和电容的介质吸收。你想想看，如果保持时间太长，电压掉得太多，ADC转换出来的结果就不准了。
关键设计公式：
采样带宽 f-3dB = 1 / (2π × Ron × Cs)
采样精度要求：N位ADC需要 τ < Tsample / (N × ln2)
3.2 电荷注入与时钟馈通
这两个是开关电容电路的“天敌”。我刚开始做ADC设计时，被这两个问题折磨得不轻。
电荷注入：MOS开关关断时，沟道里的电荷会跑出来，一部分注入到采样电容上，导致采样电压产生误差。你想想看，本来电容上存的是输入电压，结果开关一关，额外多了一坨电荷，电压就变了。
怎么解决？我建议用互补开关（CMOS开关）。NMOS和PMOS同时导通，它们的沟道电荷极性相反，可以互相抵消一部分。但注意，完全抵消是不可能的，因为两者的沟道尺寸和迁移率不一样。
时钟馈通：时钟信号通过MOS管的栅漏/栅源寄生电容，直接耦合到采样电容上。这个效应在高频时钟下特别明显。
我曾经在一个项目中，采样时钟频率做到100MHz，时钟馈通直接把采样电压抬高了5mV。对于12位ADC，1LSB才0.6mV，这完全没法接受。
我的避坑指南：
我曾经在高速ADC设计里用过“哑开关（dummy switch）”技术。在采样开关旁边加一个尺寸减半的假开关，用反相时钟控制。假开关关断时产生的电荷注入，正好可以抵消主开关的电荷注入。效果不错，但要注意匹配。
另外，下极板采样（bottom-plate sampling）也是个好办法。让采样电容的底板先断开，再断开顶板开关。这样电荷注入主要发生在底板，而底板接的是共模电压或地，对信号影响小很多。
3.3 kT/C噪声分析
这个噪声是开关电容电路的“物理极限”。说白了，就是采样电容上的热噪声。不管你电路设计得多完美，这个噪声都躲不掉。
为什么叫kT/C？因为噪声功率 = kT/C。k是玻尔兹曼常数，T是绝对温度，C是采样电容。
你想想看，电容越大，噪声越小。但电容大了，采样时间常数就大了，需要更长的采样时间。这是个典型的速度-精度-功耗三角权衡。
| 采样电容 Cs | kT/C 噪声 (rms) | 12位ADC 1LSB (Vref=2V) | 信噪比限制 |
|---|---|---|---|
| 100 fF | 203 μV | 488 μV | 勉强可用 |
| 500 fF | 91 μV | 488 μV | 良好 |
| 1 pF | 64 μV | 488 μV | 优秀 |
| 5 pF | 29 μV | 488 μV | 过设计 |
从表里能看出来，对于12位ADC，采样电容选500fF到1pF是比较合理的。太小了噪声压不住，太大了功耗和面积受不了。
注意：kT/C噪声是采样时刻的噪声，不是连续时间的噪声。它只在开关断开的那一瞬间被“冻结”在电容上。所以，你没法用后续的滤波把它滤掉。这就是为什么它被称为“不可消除的噪声”。
我在做16位高精度ADC时，采样电容不得不做到10pF以上。功耗大得吓人，但没办法，为了那0.5μV的噪声指标，只能硬扛。
3.4 实际设计中的权衡
好了，咱们把三个核心问题串起来看。
- 采样电容 Cs：越大，kT/C噪声越小，但采样时间常数越大，驱动电路越难做。
- 开关尺寸：越大，导通电阻越小，采样速度越快，但电荷注入和时钟馈通越严重。
- 采样时钟：频率越高，留给采样的时间越短，但保持时间内的电压跌落越小。
我个人习惯的做法是：先根据信噪比要求确定最小采样电容，然后根据采样时间常数确定开关尺寸，最后用仿真验证电荷注入和时钟馈通的影响。如果不行，就加下极板采样或哑开关。
嗯，这里还要提醒一句。驱动电路的设计同样重要。你想想看，如果前级运放驱动能力不够，采样瞬间电容充电会拉低输入电压，造成采样误差。这就是所谓的“采样反冲（sampling kickback）”。
我曾经在一个项目中，ADC采样反冲太大，把前级滤波器的输出都拉偏了。后来加了一个缓冲器，才把问题解决。
总结一下关键点：
- 采样保持电路是ADC的“快照相机”，时间常数决定精度。
- 电荷注入和时钟馈通是开关电容的“天敌”，用互补开关和下极板采样来对抗。
- kT/C噪声是物理极限，电容大小决定噪声下限。
- 速度、精度、功耗、面积，四者不可兼得，必须权衡。
好了，这一章的内容就到这里。下一章咱们聊聊驱动电路的设计，包括运放的选型、带宽计算、以及如何避免采样反冲。到时候我会分享一个我踩过的坑，保证让你少走弯路。