1. 低功耗ADC基础：ADC工作原理、采样定理、量化噪声、SNR与ENOB、功耗与速度的权衡
各位同学，咱们今天聊聊低功耗ADC的基础。说实话，ADC这东西，我做了十几年，每次新项目选型时还是会翻车。嗯，今天就把我踩过的坑和积累的经验，一次性倒给你们。
1.1 ADC工作原理——从模拟到数字的桥梁
ADC说白了，就是把连续的模拟信号，变成离散的数字码。你想想看，现实世界里的声音、温度、压力，都是连续变化的。但数字芯片只认0和1。怎么把这两者连起来？靠的就是ADC。
我习惯把ADC的工作拆成三步：采样、量化、编码。
- 采样：在特定时间点，把模拟信号的电压值“拍个快照”。
- 量化：把这个电压值，归到最近的离散电平上。
- 编码：把量化后的电平，转成二进制码输出。
举个例子，你拿尺子量一支笔的长度。尺子上的刻度就是量化电平，你读出的“15.2cm”就是数字码。尺子刻度越细，量得越准——这就是分辨率的概念。
核心要点：ADC的精度，取决于量化电平的数目。N位ADC，有2^N个量化电平。比如8位ADC，有256个电平。12位就是4096个。
1.2 采样定理——别让信号“伪装”骗了你
采样定理，也就是奈奎斯特定理。公式很简单：采样频率 ≥ 2 × 信号最高频率。
为什么？因为采样频率不够，信号就会“伪装”成低频信号混进来。这叫混叠。我在一个传感器项目中遇到过，采样率设低了，结果50Hz的工频干扰被采样成了10Hz的噪声，怎么滤波都滤不掉。后来一查，原来是采样定理没遵守。
避坑指南：我曾经在某个医疗设备项目中，为了省功耗把采样率压到刚好2倍信号带宽。结果信号边缘有高频毛刺，全混叠到基带里了。后来我学乖了，实际工程中采样率至少取3~5倍信号带宽，留足余量。
另外，采样前一定要加抗混叠滤波器。这是个低通滤波器，把高于fs/2的频率成分滤掉。别想着靠数字滤波补救——模拟域的事，必须在模拟域解决。
1.3 量化噪声——ADC的“原罪”
量化噪声，是ADC天生自带的。为什么？因为量化过程有误差。你把一个连续值归到最近的离散电平上，误差最大是±½ LSB（最低有效位）。
这个误差，在频域里表现为量化噪声。它的功率是固定的：
量化噪声功率 = Δ² / 12其中Δ = 满量程电压 / 2^N。N越大，Δ越小，噪声功率越小。
我个人的理解是：量化噪声就像你用粗笔写字，笔画边缘肯定有毛刺。笔尖越细（分辨率越高），毛刺越小。
小技巧：量化噪声是均匀分布在0到fs/2频段内的。如果你过采样（用远高于奈奎斯特频率的采样率），可以把噪声分散到更宽的频带，再用数字滤波把带外噪声滤掉。这就是过采样+数字滤波提升有效分辨率的原理。
1.4 SNR与ENOB——ADC的真实水平
SNR（信噪比）是信号功率与噪声功率的比值。理想ADC的SNR公式：
SNR (dB) = 6.02 × N + 1.76比如12位ADC，理想SNR = 6.02×12 + 1.76 = 74.0 dB。
但实际ADC有热噪声、时钟抖动、非线性失真。所以真实性能用ENOB（有效位数）来衡量：
ENOB = (SINAD - 1.76) / 6.02SINAD是信号与噪声+失真之比。ENOB告诉你：这个ADC实际表现，相当于多少位的理想ADC。
| 标称位数 | 理想SNR (dB) | 典型ENOB | 实际SNR (dB) |
|---|---|---|---|
| 8 | 49.9 | 7.2~7.8 | 45~48 |
| 10 | 61.9 | 9.0~9.6 | 56~60 |
| 12 | 74.0 | 10.5~11.5 | 65~71 |
| 14 | 86.0 | 12.0~13.2 | 74~81 |
| 16 | 98.1 | 13.5~15.0 | 83~92 |
你看，16位ADC实际ENOB可能只有14位。为什么？因为前端噪声、电源纹波、PCB布局都会吃掉有效位数。我建议选型时，直接看数据手册里的ENOB，别被标称位数忽悠了。
1.5 功耗与速度的权衡——低功耗设计的核心矛盾
这是低功耗ADC设计里最头疼的问题。功耗和速度，就像跷跷板的两头。你压下一头，另一头就翘起来。
为什么？因为ADC的核心功耗来自：
- 比较器：每次比较都要消耗动态功耗
- 采样电容：电容充放电消耗CV²f的功率
- 时钟树：高频时钟驱动大量门电路
我常用的一个经验公式：功耗 ∝ 采样率 × 2^ENOB。每提高1位ENOB，功耗翻倍。每提高1倍采样率，功耗也翻倍。这就是为什么高精度高速ADC功耗动辄几百毫瓦。
低功耗设计思路：
- 逐次逼近型（SAR ADC）：功耗与采样率线性相关，适合中速中精度场景。我做过一个12位1MSPS的SAR，功耗只有50μW。
- 流水线型（Pipeline ADC）：多级级联，速度快但功耗高。适合>100MSPS的应用。
- Σ-Δ型：过采样+噪声整形，用速度换精度。适合低频高精度场景，比如音频、传感器。
- 闪存型（Flash ADC）：速度最快，但2^N个比较器，功耗爆炸。只适合超高速低分辨率场景。
我个人习惯，在项目初期先画一个功耗-速度-精度三角图。把需求标上去，看落在哪个区域，再选架构。比如：
- 需求：10位，10MSPS，功耗<1mW → SAR ADC是首选
- 需求：16位，100kSPS，功耗<100μW → Σ-Δ ADC更合适
- 需求：8位，1GSPS，功耗<50mW → 考虑Flash或时间交织SAR
实战技巧：我在一个可穿戴设备项目中，需要12位1kSPS的ADC。按常规选型，SAR ADC功耗约10μW。但我用了亚阈值区偏置的比较器，把功耗压到了2μW。代价是速度受限，但1kSPS完全够用。这就是低功耗设计的精髓——不浪费每一个纳安。
1.6 小结
这一章咱们把ADC的基础过了一遍。记住几个关键点：
- 采样定理是底线，别挑战它
- 量化噪声是ADC的固有属性，但可以通过过采样改善
- ENOB比标称位数更真实，选型时盯着它看
- 功耗、速度、精度三者不可兼得，必须做取舍
下一章，咱们会深入具体的ADC架构，看看每种架构的功耗优化技巧。到时候我会分享几个我亲手调过的电路，保证干货满满。