2. 传输线理论基础：传输线模型、特性阻抗、传播延迟、反射系数与终端匹配
各位同学，咱们今天聊聊传输线。说实话，很多刚入行的工程师觉得传输线理论是玄学，看不见摸不着。但我告诉你，在高速ADC设计中，这玩意儿比芯片本身还关键。我见过太多项目，ADC芯片选得再好，layout一塌糊涂，最后出来的性能惨不忍睹。嗯，问题十有八九就出在传输线上。
2.1 传输线模型：从集总到分布
先问大家一个问题：一根导线什么时候不能当导线用？
低频时，一根铜线就是一根铜线。电流流过，电阻产生压降，完事。这叫集总参数模型。但频率一高，事情就变了。信号在线上传播需要时间，线上各点的电压电流不再相同。这时候，我们必须用分布参数模型来看待它。
我个人习惯把传输线想象成无数个微小的RLCG单元串联起来。每个单元都有串联电阻R、串联电感L、并联电导G、并联电容C。单位长度上的这些参数，决定了线的所有高频特性。
关键判断准则：
当信号上升时间tr < 2×传输延迟TD时，必须按传输线处理。
举个例子：如果信号上升沿是1ns，走线长度超过3英寸（约7.6cm），你就得认真对待了。
我在项目中遇到过一位同事，非说FR4上2英寸的走线不用考虑阻抗。结果ADC的SFDR指标掉了15dB。后来一查，就是那段走线引起的反射。从那以后，我定了个规矩：只要信号频率超过50MHz，一律按传输线设计。
2.2 特性阻抗：传输线的灵魂
特性阻抗Z0，是传输线最重要的参数。它定义为行波电压与行波电流之比。注意，它不是直流电阻，而是交流阻抗。
计算公式很简单：
Z0 = sqrt((R + jωL) / (G + jωC))对于无耗传输线（高频下近似成立）：
Z0 ≈ sqrt(L / C)你看，特性阻抗只取决于单位长度的电感和电容。而L和C又由线宽、介质厚度、介电常数决定。所以，控制阻抗就是控制几何尺寸和材料。
| PCB层叠结构 | 典型Z0（Ω） | 适用场景 |
|---|---|---|
| 微带线（外层） | 50 ± 10% | 射频、高速ADC时钟 |
| 带状线（内层） | 50 ± 10% | 高速数据线、差分对 |
| 共面波导 | 50 / 75 | 高频ADC模拟输入 |
我的经验：ADC的模拟输入和时钟输入，特性阻抗必须严格控制。我一般要求PCB厂家提供阻抗测试条，每批次都测。别信仿真，实测才是王道。
2.3 传播延迟：信号到底跑多快
传播延迟TD，就是信号从一端传到另一端需要的时间。在FR4板材上，信号速度大约是光速的一半。
TD = 长度 / 速度
速度 = c / sqrt(εr_eff)其中c是光速（3×10^8 m/s），εr_eff是有效介电常数。FR4的εr_eff大约在3.5到4.5之间。
举个例子：
FR4板材，εr_eff = 4.0
信号速度 = 3e8 / sqrt(4.0) = 1.5e8 m/s ≈ 6英寸/ns
如果走线长度 = 6英寸，则TD = 1ns你想想看，1ns的延迟，对于1GHz的ADC时钟来说，已经是一个周期了。这就是为什么高速ADC对走线长度那么敏感。
我曾经调试一块12位3GSPS的ADC板，时钟分配网络总是有抖动。查了三天，最后发现是时钟扇出的两路走线长度差了0.5英寸。0.5英寸对应约83ps的延迟差，在3GHz下就是90度的相位差。嗯，这能不出问题吗？
2.4 反射系数：信号的回声
反射系数Γ，描述信号在阻抗不连续点被反射的比例。
Γ = (ZL - Z0) / (ZL + Z0)ZL是负载阻抗，Z0是传输线特性阻抗。
- 匹配时（ZL = Z0）：Γ = 0，无反射
- 开路时（ZL = ∞）：Γ = 1，全反射，同相
- 短路时（ZL = 0）：Γ = -1，全反射，反相
避坑指南：我曾经在ADC的模拟输入端忘记端接，结果反射回来的信号叠加到原始信号上，造成了严重的过冲和振铃。ADC内部的采样保持电路根本来不及稳定，ENOB直接掉了2位。从那以后，我每次画板子都会在输入端加一个50Ω到地的电阻，哪怕数据手册说内部有端接。
2.5 终端匹配：让反射消失的艺术
终端匹配的目的只有一个：让Γ = 0。常用的匹配方式有四种：
- 串联匹配：在源端串一个电阻，使源阻抗等于Z0。适合点对点连接，功耗低。
- 并联匹配：在负载端并一个电阻到地，使负载阻抗等于Z0。适合高速总线，但直流功耗大。
- 戴维南匹配：用两个电阻分压，等效阻抗等于Z0。适合差分信号，同时提供偏置电压。
- AC匹配：串联电容后再并联电阻。只匹配交流信号，不消耗直流功率。
| 匹配方式 | 优点 | 缺点 | ADC应用场景 |
|---|---|---|---|
| 串联 | 低功耗，简单 | 只能点对点 | 时钟分配 |
| 并联 | 效果好，带宽高 | 直流功耗大 | 模拟输入 |
| 戴维南 | 提供偏置，差分适用 | 两个电阻，占面积 | 差分ADC输入 |
| AC匹配 | 无直流功耗 | 低频响应差 | 交流耦合输入 |
我的建议：对于高速ADC的模拟输入，我强烈推荐并联匹配或戴维南匹配。虽然多消耗一点功率，但信号完整性最好。时钟输入则用串联匹配，因为时钟通常是点对点传输，而且功耗敏感。
最后说一句，传输线理论不是纸上谈兵。你设计的每一根走线，都在用这些物理规律工作。理解它，尊重它，你的ADC设计才能一次成功。否则，等着你的就是反复改板、调试到崩溃。
下一章，咱们聊聊S参数和回波损耗。这些东西在ADC的输入匹配网络设计中特别有用。到时候见。