2. 传输线理论：传输线模型、特性阻抗、反射与终端匹配
各位同学，咱们今天聊聊传输线。说实话，我刚入行那会儿，觉得传输线就是个玄学。明明就是两根导线，怎么到了高速信号这儿，就变得这么复杂？后来踩的坑多了，才明白——信号在传输线上跑，跟水在管道里流是一个道理。你想想看，水龙头一开，水不会瞬间就到杯子里吧？信号也一样，它需要时间，而且会遇到各种“阻力”。
2.1 传输线模型：从集总到分布
我们先搞清楚一个概念：什么时候该把导线看成传输线？
我个人习惯用一个简单的判断标准：当信号上升时间小于传输延迟的2倍时，就必须用传输线模型。举个例子，一个1ns上升沿的信号，在FR4板材上走线，每英寸延迟大约160ps。那么只要走线长度超过3英寸（约7.6cm），就不能再把它当成一根普通导线了。
为什么？因为这时候信号在线上“看”到了不同的阻抗。我曾在项目中遇到过一块板子，DDR3跑800MHz，走线长度才5cm，结果眼图惨不忍睹。查了半天，就是没把走线当传输线处理，反射搞得一塌糊涂。
传输线的等效模型，说白了就是无数个微小的R、L、C、G单元串联起来：
单位长度传输线参数：
R：导体电阻（Ω/m）
L：回路电感（H/m）
C：单位电容（F/m）
G：介质电导（S/m）这些参数决定了信号在线上怎么传播。理想情况下，我们假设R和G为零，也就是无损传输线。但实际中，高频下的趋肤效应会让R显著增加，介质损耗也会让G变大。嗯，这里要注意，频率越高，损耗越严重。
2.2 特性阻抗：传输线的“身份证”
特性阻抗Z₀，是传输线最重要的参数。它不是什么电阻，而是信号在传输线上看到的瞬时阻抗。计算公式很简单：
Z₀ = √(L/C) （无损传输线）对于微带线和带状线，有经验公式可以估算。我常用的微带线特性阻抗公式（近似）：
Z₀ ≈ 87 / √(εr + 1.41) * ln(5.98h / (0.8w + t))
其中：
εr：介电常数
h：介质厚度
w：线宽
t：铜厚你可能会问：“为什么一定要控制特性阻抗？”
说白了，就是为了让信号“舒服”地通过。如果驱动端输出阻抗、传输线特性阻抗、负载端输入阻抗三者不一致，信号就会在阻抗突变处产生反射。我曾经调试过一个PCIe Gen3的链路，就是因为连接器处的阻抗不连续，导致眼图闭合。后来在连接器附近加了阻抗补偿结构，才把问题解决。
常见PCB叠层特性阻抗参考值：
| 叠层结构 | 线宽(mil) | 介质厚度(mil) | Z₀(Ω) |
|---|---|---|---|
| 4层板，外层微带线 | 6 | 4 | 50 |
| 4层板，内层带状线 | 5 | 8 | 50 |
| 6层板，外层微带线 | 5 | 3.5 | 50 |
2.3 反射：信号完整性的头号杀手
反射是怎么产生的？很简单，阻抗不匹配。反射系数Γ定义为：
Γ = (Z_load - Z₀) / (Z_load + Z₀)当Z_load = Z₀时，Γ=0，没有反射。当Z_load开路（无穷大），Γ=1，信号全反射回来。当Z_load短路（0），Γ=-1，信号反相反射。
我见过最典型的反射问题，就是DDR端接没做好。DDR3的ODT（片上端接）功能，很多人以为开了就万事大吉。其实不然，ODT的阻值有40Ω、60Ω、120Ω等选项，选错了反而会引入新的反射。我记得有一次，客户反馈DDR3读写不稳定，我一看ODT配置，写操作时用了40Ω端接，但走线特性阻抗是50Ω，反射系数算下来有0.11，信号质量能好才怪。
反射会导致什么问题？
- 过冲/下冲：信号幅度超过或低于正常电平，可能损坏器件
- 振铃：信号在高低电平之间来回振荡，导致误触发
- 台阶效应：信号上升沿出现“台阶”，影响时序裕量
避坑指南：我曾经在调试SGMII接口时，发现信号上升沿有个小台阶。用TDR（时域反射计）一测，原来是走线经过一个过孔，过孔的寄生电容造成了阻抗突变。解决办法很简单：在过孔周围加地过孔，减小回路电感，同时优化过孔反焊盘尺寸。
2.4 终端匹配：让信号“安静”下来
终端匹配的目的，就是消除反射。常见的匹配方式有几种：
2.4.1 并联端接（源端匹配）
在驱动端串联一个电阻，使驱动输出阻抗加上串联电阻等于传输线特性阻抗。这种方式功耗低，但只适用于点对点连接。
R_series = Z₀ - R_driver
例如：Z₀=50Ω，驱动输出阻抗R_driver=10Ω
则串联电阻R_series = 40Ω2.4.2 并联端接（远端匹配）
在接收端并联一个电阻到地或电源，阻值等于Z₀。这种方式效果好，但直流功耗大。我一般只在时钟信号上用，数据总线很少用。
2.4.3 AC端接
在接收端串联一个电容再并联电阻到地。电容隔直，电阻匹配。这种方式没有直流功耗，但会引入RC延迟，不适合高速信号。
2.4.4 戴维南端接
用两个电阻分压，等效阻抗等于Z₀。常用于DDR的地址/控制信号。比如DDR3的VTT端接，就是用R上拉和R下拉组成50Ω等效阻抗。
个人经验：对于差分信号（如USB、PCIe、HDMI），终端匹配要简单得多。直接在接收端跨接一个100Ω电阻（差分阻抗）即可。但要注意，这个电阻的寄生参数要小，0402封装是底线，0201更好。我曾经用0603的电阻做100Ω端接，结果高频下寄生电感导致匹配失效，眼图直接闭合。
2.5 实际设计中的注意事项
好了，理论讲完了，咱们聊聊实际设计中怎么用。
- 先仿真，后布线：我习惯先用HyperLynx或ADS做预仿真，确定走线阻抗和端接方案。等板子回来再用VNA实测，对比仿真结果。这样能提前发现90%的问题。
- 端接电阻的位置：串联电阻要靠近驱动端，并联电阻要靠近接收端。位置偏差超过0.5英寸，效果就会打折扣。
- 注意回流路径：传输线理论成立的前提是有完整的参考平面。如果信号走线跨分割了，特性阻抗会突变，反射随之而来。我见过最夸张的案例，一块板子上的DDR走线跨了三个电源分割区，结果信号质量一塌糊涂。
- 不要过度匹配：有时候反射并不严重，强行加端接反而会增加功耗和成本。我的原则是：反射系数控制在±0.1以内，信号质量就能满足大多数接口的要求。
最后说一句，传输线理论是信号完整性的基石。你把它吃透了，后面学串扰、抖动、眼图什么的，都会轻松很多。下次咱们聊串扰，我会分享一个我处理过的“串扰导致DDR数据出错”的案例，很有意思。