三、阻抗控制：PCB叠层设计、阻抗计算、常见阻抗值（50Ω、90Ω差分）
好，咱们今天聊阻抗控制。
说实话，做高速设计这么多年，我见过太多因为阻抗没控制好而翻车的案例。信号反射、振铃、眼图闭合……说白了，根子往往就在阻抗这儿。你想想看，信号在PCB上跑，就像水在管道里流。管道粗细一变，水就会激荡；阻抗一变，信号就会反射。所以，把阻抗管好，是SI设计的第一道关。
3.1 阻抗控制的核心：叠层设计
叠层设计，说白了就是决定信号走哪一层、参考层是谁、介质多厚。我个人习惯，拿到一个项目，先不急着画线，而是先把叠层定下来。为什么？因为叠层决定了阻抗的“天花板”。
我遇到过不少工程师，画完板子才发现阻抗算不出来，回头改叠层，那叫一个痛苦。所以，我的建议是：叠层先行。
核心原则：
- 信号层紧邻参考层：高速信号层必须紧挨着完整的地或电源层。间距越小，耦合越强，阻抗越容易控制。
- 对称性：多层板尽量对称压合，防止翘曲。比如8层板，2-7层、3-6层对称。
- 介质厚度：核心层（Core）和半固化片（PP）的厚度，直接决定阻抗值。别只看标称值，要问板厂实际压合后的厚度。
举个例子，一个典型的4层板叠层：
Layer 1 (Top) - 信号层 (微带走线)
Layer 2 (GND) - 参考地平面
Layer 3 (PWR) - 电源层
Layer 4 (Bottom) - 信号层 (微带走线)嗯，这里要注意：顶层和底层走微带线，参考层分别是第二层和第三层。如果走差分对，比如USB、HDMI，那就用这种叠层。
对于更高速的信号，比如PCIe Gen4/5，我建议用6层或8层板。中间多出来的层，可以给不同的电源域，也能让信号层有更近的参考层。
我的小技巧： 叠层设计时，提前跟板厂要一份他们的“标准叠层表”。不同板厂的PP型号、含胶量不一样，算出来的阻抗会有差异。我一般会选2-3家靠谱的板厂，让他们提供叠层参数，然后自己再算一遍。
3.2 阻抗计算：工具与公式
阻抗计算，现在工具很多。我个人常用的是Polar SI9000，还有Saturn PCB Toolkit。但工具只是辅助，你得明白背后的逻辑。
先看微带线（Microstrip）的公式：
Z0 = 87 / sqrt(εr + 1.41) * ln(5.98 * H / (0.8 * W + T))其中：
- Z0：特性阻抗（Ω）
- εr：介电常数（FR4一般在4.2-4.5之间）
- H：介质厚度（信号层到参考层的距离）
- W：线宽
- T：铜厚
这个公式是近似值，但用来估算足够了。实际设计时，我会用工具精确计算。
再看带状线（Stripline）的公式：
Z0 = 60 / sqrt(εr) * ln(4 * H / (0.67 * π * W * (0.8 + T/W)))带状线的好处是，上下都有参考层，屏蔽好，串扰小。但缺点是，走线埋在板子中间，调试起来麻烦。
实际计算步骤：
- 确定目标阻抗（比如50Ω单端，90Ω差分）。
- 选择叠层结构，确定H和εr。
- 用工具或公式，反推线宽W和间距S。
- 留出10%的余量，因为板厂生产有公差。
- 把参数发给板厂，让他们确认并微调。
我记得有一次，我算出来线宽是5.2mil，板厂说他们工艺只能做到5mil。我只好微调了介质厚度，最后用5mil线宽配合4.8mil的间距，才把阻抗控制在50Ω±5%以内。所以，跟板厂沟通是阻抗控制里最重要的一环。
3.3 常见阻抗值：50Ω、90Ω差分、100Ω差分
做高速设计，这几个阻抗值你天天都会碰到。我简单说说它们的来由和用法。
| 阻抗类型 | 典型值 | 常见接口 | 说明 |
|---|---|---|---|
| 单端 | 50Ω | 射频、时钟、单端信号 | 最通用的阻抗标准。同轴电缆也是50Ω，匹配起来方便。 |
| 差分 | 90Ω | USB 2.0/3.0、HDMI、SATA | USB标准规定差分阻抗为90Ω±15%。 |
| 差分 | 100Ω | LVDS、PCIe、Ethernet | LVDS和PCIe标准规定100Ω差分阻抗。 |
| 单端 | 75Ω | 视频信号（如VGA） | 视频领域常用，但高速数字用得少。 |
为什么是50Ω？ 说白了，这是个历史遗留问题。早期射频工程师发现，50Ω在同轴电缆里，兼顾了功率容量和损耗。后来数字电路也沿用下来，成了事实标准。你想想看，如果大家都用不同的阻抗，那连接器、电缆、测试设备都得定制，多麻烦。所以，50Ω成了“通用语言”。
90Ω差分 vs 100Ω差分：这两个容易搞混。我遇到过有人把USB的差分阻抗设计成100Ω，结果眼图测试不过。后来一查，USB标准明确写的是90Ω。所以，设计前一定要看接口的规范文档，别想当然。
避坑指南： 我曾经在一个项目中，把HDMI的差分阻抗算成了100Ω。板子打样回来，信号质量很差。后来用TDR一测，实际阻抗只有85Ω。原因是我用的PP型号含胶量太高，介电常数偏大。所以，算阻抗时，一定要用板厂提供的实际εr值，别用理论值。
3.4 差分阻抗的特殊考量
差分信号，说白了就是两根线一起走，一个正一个负。差分阻抗不是简单的单端阻抗乘以2，它跟线间距S有很大关系。
差分阻抗公式（近似）：
Zdiff ≈ 2 * Z0 * (1 - 0.48 * e^(-0.96 * S/H))其中：
- Z0：单端阻抗
- S：线间距
- H：介质厚度
你看，S越小，两根线耦合越强，差分阻抗越低。所以，调整差分阻抗，主要靠调线宽W和间距S。
我个人的经验是：
- 先定线宽W，让单端阻抗略高于目标值的一半（比如目标90Ω，单端先算到48Ω左右）。
- 再调间距S，让差分阻抗落在目标范围内。
- 注意，S不能太小，否则工艺做不出来（一般≥4mil）。
我的习惯： 差分对内部，两根线的长度差要控制在5mil以内。否则，共模噪声会变大。我一般会在走线时加“蛇形绕线”来补偿长度差。但绕线间距要大于3倍线宽，否则会引入额外的串扰。
3.5 实战：一个50Ω单端走线的设计案例
好，咱们来个实际的。假设我要设计一个50Ω的单端走线，叠层如下：
顶层：信号层，铜厚1oz (1.4mil)
介质：FR4，εr=4.2，厚度H=5mil
第二层：GND用Polar SI9000算一下：
- 目标阻抗：50Ω
- 线宽W：试算后得到8.5mil
- 铜厚T：1.4mil
- 介质H：5mil
计算结果：Z0 = 49.8Ω，OK。
但别忘了，板厂生产有公差。线宽可能偏小0.5mil，介质厚度可能偏大0.2mil。所以，我一般会要求板厂把阻抗控制在50Ω±5%以内，也就是47.5Ω到52.5Ω。
嗯，这里要注意：如果板厂说他们只能做到±10%，那你就得考虑换一家了。或者，在设计中留出更大的余量。
总结一下：
- 叠层设计是基础，信号层必须紧邻参考层。
- 阻抗计算用工具，但别忘了跟板厂确认参数。
- 50Ω是通用标准，90Ω和100Ω差分各有用途。
- 差分阻抗靠线宽和间距共同调节。
- 留出公差余量，别卡在临界值上。
好了，阻抗控制这块，咱们就聊到这儿。下一章，咱们聊聊串扰和地弹，那又是另一番风景了。