一、扇出型晶圆级封装（FOWLP）：InFO技术原理，RDL工艺与塑封工艺

各位工程师朋友，今天我们来聊聊扇出型晶圆级封装。说实话，这个技术我接触了快十年了，从最早的试产到现在的量产，踩过的坑真不少。FOWLP 这个名字听起来挺唬人，但说白了，就是把芯片从传统的封装基板上「解放」出来，直接做在晶圆上。

你想想看，传统封装里，芯片周围那一圈「空地」其实挺浪费的。FOWLP 的思路很简单——把芯片埋进塑封料里，然后在上面重新布线。这样芯片的 I/O 可以做得更多、更密，封装尺寸也能更小。

1.1 InFO 技术原理

InFO 是台积电搞出来的，全称叫 Integrated Fan-Out。我当年第一次看到这个技术时，心里想的是：「这不就是把 PCB 的布线思路搬到晶圆上了吗？」后来仔细研究才发现，事情没那么简单。

InFO 的核心思想，是去掉传统封装里的硅中介层（Interposer）。传统 2.5D 封装要用硅中介层来转接信号，成本高不说，良率也让人头疼。InFO 直接利用塑封料作为载体，通过 RDL 层来实现芯片间的互联。

我记得有一次做项目，客户要求把两颗 die 做在一个封装里，间距只有 20μm。用传统方法根本做不了，最后就是靠 InFO 技术搞定的。嗯，这里要注意，InFO 对 die 的位置精度要求极高，稍微偏一点，RDL 就对不上了。

1.2 RDL 工艺详解

RDL，全称是 Redistribution Layer，中文叫重分布层。说白了，就是把芯片上密密麻麻的焊盘，通过金属布线「扇出」到更大的区域。

我个人习惯把 RDL 工艺分成三步走：

1. 第一步：介电层沉积——在芯片表面涂一层聚合物，通常是 PI 或 PBO。这层材料要够软，能缓冲应力。
2. 第二步：金属化——用溅射或电镀的方式做铜布线。线宽线距现在能做到 2μm/2μm 了，十年前我刚开始做时还是 10μm 级别。
3. 第三步：钝化层——再盖一层介电材料，保护铜线不被氧化。

RDL 的层数取决于设计复杂度。简单应用 1-2 层就够了，高端应用可能要 4-6 层。每多一层，工艺难度和成本都翻倍。你想想看，一层 RDL 的厚度大概 5-8μm，六层叠起来就是 30-50μm，这中间的应力控制非常关键。

1.3 塑封工艺

塑封工艺，英文叫 Molding，就是把芯片「埋」进环氧树脂里。这一步看着简单，其实门道很多。

FOWLP 的塑封和传统封装不一样。传统封装是把芯片贴在基板上再塑封，FOWLP 是把芯片贴在临时载板上，然后整体塑封。塑封完之后，还要把临时载板去掉。

怎么解决芯片偏移？我建议用「临时键合 + 高精度贴片」的组合方案。贴片机的精度要控制在 ±3μm 以内，塑封料的流动速度也要优化。我曾经试过把注塑压力从 10MPa 降到 6MPa，芯片偏移量直接减半。

翘曲问题更头疼。晶圆越大，翘曲越严重。12 英寸晶圆做 FOWLP，翘曲量可能达到 5mm。解决办法是调整塑封料的填料比例，或者用「双面塑封」工艺来平衡应力。

1.4 工艺整合与良率提升

FOWLP 的良率，说白了就是看 RDL 和塑封这两步能不能配合好。我见过太多项目，RDL 良率 98%，塑封良率 95%，但整合起来良率只有 85%。为什么？因为工艺窗口不匹配。

举个例子，RDL 做完后晶圆表面有微小的起伏，塑封时压力一大，RDL 层就裂了。反过来，塑封后的翘曲太大，RDL 的光刻对不准。这些都是我亲身经历过的教训。

工艺步骤	关键参数	常见缺陷	我的建议
贴片	位置精度 ±3μm	芯片偏移	用光刻对准标记做反馈
塑封	压力 6-10MPa	空洞、翘曲	分步注塑，降低流速
RDL 光刻	线宽 2-5μm	对位偏差	用翘曲补偿算法
RDL 电镀	厚度均匀性 ±5%	铜残留、开路	优化电流密度分布

最后说一句，FOWLP 不是万能药。它适合 I/O 数量中等、对尺寸和厚度要求高的应用，比如手机射频芯片、电源管理芯片。如果是超大尺寸的芯片或者 I/O 数量上万的应用，还是得看 2.5D/3D 封装。

下一章我们聊 Fan-Out 封装里的另一个重要分支——FOPLP（面板级封装）。这个技术我最近两年一直在跟，说实话，比晶圆级封装更有意思，但坑也更多。到时候跟大家分享一些实战经验。