1、堆叠封装技术概述：3D堆叠与2.5D堆叠的区别、通富微电技术路线、摩尔定律延续的必然选择
1.1 从一颗芯片到一座“立体城市”
各位工程师朋友，大家好。我是老张，在封装工艺这行摸爬滚打了十几年。今天咱们开始聊堆叠封装。
你想想看，以前我们做封装，一颗芯片平铺在基板上，就像平房。现在呢？芯片越做越大，功能越来越多，平房不够住了。怎么办？盖楼房！这就是堆叠封装的核心思想。
说白了，就是把多颗芯片在垂直方向上叠起来，或者在水平方向上紧挨着放，然后用硅通孔（TSV）或者微凸点把它们连起来。这样做的目的只有一个：在更小的面积里，塞进更多的功能，跑出更快的速度。
核心观点： 堆叠封装不是简单的“叠罗汉”，而是通过三维互连技术，实现芯片间的高带宽、低延迟、低功耗通信。这是后摩尔时代，我们延续性能提升的必然选择。
1.2 2.5D堆叠 vs 3D堆叠：一字之差，天壤之别
很多新人容易搞混这两个概念。我刚开始接触时也犯过迷糊。其实区分它们很简单，就看你有没有用到硅中介层（Interposer）。
2.5D堆叠：芯片平铺，中介层搭桥
2.5D堆叠，芯片是平铺在硅中介层上的。这个中介层就像一块“转接板”，上面有精细的布线，把不同芯片（比如逻辑芯片和HBM内存）连起来。
- 结构特点： 芯片并排放置，通过微凸点连接到硅中介层，中介层再通过TSV连接到封装基板。
- 典型应用： 高端GPU、FPGA、网络处理器。比如NVIDIA的A100、H100，用的就是CoWoS（Chip-on-Wafer-on-Substrate）工艺，属于典型的2.5D。
- 优势： 工艺相对成熟，良率较高，散热相对好处理。
- 劣势： 中介层本身有成本，而且芯片间的互连路径还是有点长。
我的经验： 做2.5D项目时，最头疼的是中介层的翘曲控制。我曾经有个项目，中介层尺寸做到50x50mm，回流焊后直接弯成了“薯片”。后来我们调整了TSV的密度和铜的厚度，才把翘曲压下来。嗯，这里要注意，中介层的应力平衡是门大学问。
3D堆叠：芯片叠芯片，垂直直连
3D堆叠更激进。它直接把芯片一颗一颗叠起来，通过TSV和微凸点实现垂直互连。没有中介层，芯片之间直接“面对面”或“背对面”通信。
- 结构特点： 芯片垂直堆叠，上下芯片之间通过TSV和微凸点直接连接。最典型的例子就是HBM（高带宽内存）和3D NAND闪存。
- 典型应用： HBM内存（8层或12层DRAM堆叠）、3D NAND、图像传感器、某些高性能处理器。
- 优势： 互连距离极短（微米级），带宽极高，功耗极低，封装面积最小。
- 劣势： 散热是最大挑战（热量在中间层很难散出去），工艺难度极高，良率控制非常苛刻。
避坑指南： 我曾经参与过一个3D堆叠项目，上层芯片是逻辑，下层是DRAM。结果跑起来后，逻辑芯片的热量直接烤得DRAM数据出错。后来我们不得不在芯片之间加了热界面材料（TIM），并且重新设计了散热路径。所以，做3D堆叠，热仿真一定要在流片前做透，否则流片回来就是一堆废片。
一张表看懂区别
| 对比项 | 2.5D堆叠 | 3D堆叠 |
|---|---|---|
| 互连介质 | 硅中介层（Interposer） | 芯片直接互连（TSV+微凸点） |
| 芯片布局 | 平铺在中介层上 | 垂直堆叠 |
| 互连距离 | 毫米级（通过中介层走线） | 微米级（直接垂直通孔） |
| 带宽密度 | 较高 | 极高 |
| 散热难度 | 中等（芯片可单独散热） | 高（中间层热量难散） |
| 工艺成熟度 | 相对成熟（CoWoS、InFO等） | 仍在快速发展中 |
| 典型产品 | GPU+HBM、FPGA | HBM内存、3D NAND |
1.3 通富微电的技术路线：我们是怎么干的？
通富微电作为国内封测的头部玩家，在堆叠封装上布局很早。我个人觉得，我们的路线图很务实，不盲目追新，而是稳扎稳打。
我们的核心路线可以概括为：
- Fan-Out（扇出型封装）打基础： 这是我们的看家本领。通过Fan-Out技术，我们可以把多颗芯片重新分布在一个模塑料里，实现类似2.5D的效果，但成本更低。我建议新人先从Fan-Out学起，这是理解堆叠封装的第一步。
- 2.5D CoWoS/SiP 规模化： 针对高性能计算市场，我们重点突破了硅中介层的制造和键合工艺。我记得2019年我们做第一颗CoWoS样品时，TSV的深宽比做到10:1，良率只有60%。现在？已经稳定在95%以上了。
- 3D堆叠技术储备： 我们在3D堆叠上主要聚焦于混合键合（Hybrid Bonding）和微凸点缩小技术。目前已经能做到10μm以下的微凸点间距，并且正在攻关5μm的混合键合。说白了，这是为未来3-5年的产品做准备。
技术路线总结： 通富微电的策略是“以Fan-Out养2.5D，以2.5D带3D”。先用成熟工艺赚钱，再用赚来的钱攻克下一代技术。这是非常务实的做法。
1.4 摩尔定律延续的必然选择：为什么非堆不可？
你可能会问：为什么非要搞这么复杂的堆叠？继续把晶体管做小不就行了？
答案是：做不下去了。
摩尔定律说，每18-24个月，芯片上晶体管数量翻一番。过去几十年，我们靠光刻技术不断缩小线宽来实现。但现在，5nm、3nm，甚至2nm，每往前走一步，成本都是指数级上升。而且，物理极限也快到了——电子在这么小的尺度下，漏电、发热、量子隧穿效应，个个都是拦路虎。
怎么办？
既然水平方向做不下了，那就往垂直方向要空间。这就是堆叠封装出现的根本原因。
- 延续性能提升： 通过堆叠，我们可以把不同工艺节点的芯片（比如7nm的逻辑芯片和28nm的模拟芯片）集成在一起，各取所长。逻辑部分用先进工艺，I/O和存储用成熟工艺，整体性能提升，成本可控。
- 突破带宽瓶颈： 传统封装里，芯片和外部通信靠引脚，带宽有限。堆叠封装里，芯片之间通过TSV和微凸点通信，带宽可以做到TB/s级别。你想想看，这相当于把高速公路修到了芯片内部。
- 降低功耗： 互连距离越短，信号传输消耗的能量就越少。3D堆叠里，芯片间的距离只有几十微米，功耗可以降低一个数量级。
我的看法： 摩尔定律的“延续”，其实已经不再是单纯的晶体管微缩了。它变成了“系统级摩尔定律”——通过先进封装，把多个芯片组合成一个系统，实现整体性能的持续提升。说白了，封装正在从“后端工艺”变成“系统集成核心”。我们做封装工艺的，以前是配角，现在可是主角之一了。
好了，这一章我们聊了堆叠封装的基本概念、2.5D和3D的区别、通富微电的路线，以及为什么这是摩尔定律的必然选择。下一章，我会带大家深入Fan-Out工艺，讲讲我们在实际生产中踩过的坑和总结的经验。