一、布局布线概述

布局布线在芯片设计流程中的位置

芯片设计流程，说白了就是一条流水线。从架构设计、RTL编码，到综合、形式验证，再到布局布线，最后才是流片。布局布线处在什么位置？嗯，它就在综合之后、流片之前。

我个人习惯把芯片设计分成两段：前段和后段。前段搞定逻辑功能，后段搞定物理实现。布局布线就是后段的核心环节。你想想看，综合出来的网表只是一堆逻辑门的连接关系，就像一张建筑图纸。但芯片最终是要在硅片上实现的，每个门要放在哪里、连线怎么走，这些都得靠布局布线来完成。

我在项目中遇到过不少新手，觉得综合做完就万事大吉了。其实不然。综合只是把RTL翻译成门级网表，真正的物理挑战全在后段。布局布线做不好，再好的设计也白搭。

布局布线的目标与挑战

布局布线的目标，说白了就三个字：快、小、稳。

• 快：芯片要跑得快，时序必须收敛。路径延迟不能超过时钟周期。
• 小：面积要小，成本才低。同样的晶圆，切出来的芯片越多，利润越高。
• 稳：功耗要低，信号完整性要好。不能有串扰、电压降这些问题。

但现实是，这三个目标经常打架。你想让芯片跑得快，就得把关键路径上的单元放近一点，但这样可能让其他路径绕远路，面积反而变大。你想省面积，把单元挤在一起，结果局部发热严重，功耗又上去了。

我曾经接手过一个项目，客户要求频率做到2GHz，面积还不能超过10平方毫米。当时团队里好几个人都说不可能。我带着大家反复迭代布局方案，最后在时序和面积之间找到了一个平衡点。嗯，那次确实熬了不少夜。

布局布线质量的核心指标

怎么判断布局布线做得好不好？不能光凭感觉。我一般看这几个核心指标：

指标	说明	我的经验值
时序裕量	建立时间和保持时间的余量	至少留5%的余量，否则流片风险大
面积利用率	标准单元占用的面积比例	70%-85%比较合理，太高容易出问题
功耗密度	单位面积的功耗	超过0.5W/mm²就要小心了
信号完整性	串扰噪声、电压降等	串扰幅度不超过电源电压的10%
布线拥塞度	布线资源的使用比例	超过85%容易导致布线失败

这些指标不是孤立的。时序裕量差，可能是因为布线太绕；布线太绕，可能是因为面积利用率太高。你想想看，它们之间是环环相扣的。

还有一个容易被忽略的指标——可制造性。说白了就是你的版图好不好造。比如金属密度不能太低，否则化学机械抛光的时候会出问题。比如通孔不能太密集，否则光刻的时候容易短路。这些细节，流片厂会检查，但最好在设计阶段就考虑进去。

我记得有一次，一个同事的版图所有时序都过了，面积也达标，结果流片厂退回来，说金属密度不满足要求。没办法，只能重新插入虚拟金属，又跑了一遍验证。这一来一回，耽误了两周时间。

所以我的建议是：从一开始就把可制造性指标纳入评估体系。别等到最后才发现问题。

小结

布局布线不是简单的「把门放好、把线连上」。它是在时序、面积、功耗、信号完整性、可制造性之间找平衡。每个项目都有自己的侧重点，但核心指标就这些。掌握了它们，你就能判断布局布线的质量到底行不行。

下一章，我会详细讲布局阶段的具体操作和优化技巧。到时候咱们再聊。