第3章静态功耗探秘

第三讲：静态功耗探秘——漏电流的四大来源

各位同学，今天我们来聊聊静态功耗。很多人觉得静态功耗就是芯片睡着时消耗的电，其实没那么简单。我当年刚入行时，也以为静态功耗就是漏电，结果被老工程师一句话点醒：「漏电有四种，每种脾气都不一样。」

静态功耗，说白了就是晶体管在关断状态下依然流过的电流。随着工艺节点不断缩小，这玩意儿越来越让人头疼。28nm以下，静态功耗甚至能占到总功耗的30%以上。嗯，这里要注意，不是所有漏电都一样，咱们得一个一个拆开看。

亚阈值漏电流，我习惯叫它「关不断」的电流。为什么？因为MOS管在栅压低于阈值电压时，沟道并没有完全关断。你想想看，载流子还是会从源极扩散到漏极，只是电流小了很多。

核心公式：

I_sub = I0 * exp((Vgs - Vth) / (n * VT)) * (1 - exp(-Vds / VT))

其中VT是热电压，n是亚阈值斜率因子，一般在1.0~1.5之间。

我在项目中遇到过一件事：一颗28nm的芯片，待机功耗超标了30%。查了半天，发现是标准单元库里的低阈值器件用太多了。低Vth的管子亚阈值漏电大，这是代价。后来我建议把非关键路径上的管子换成高阈值版本，待机功耗直接降了40%。

避坑指南：我曾经以为亚阈值漏电只跟Vth有关，后来发现温度才是幕后黑手。温度每升高10°C，亚阈值漏电大约翻一倍。夏天芯片烫手时，静态功耗会飙升。

栅极漏电流，说白了就是电子穿过了栅氧化层。栅氧化层越薄，电子越容易「穿墙」。我记得在45nm节点时，栅氧厚度已经薄到1.2nm左右，只有几个原子层那么厚。这时候量子隧穿效应就开始显威了。

为什么会这样？因为栅氧太薄，电子有概率直接隧穿过去。这就像你站在一堵薄墙前，使劲撞几下可能就穿过去了。嗯，这个比喻不太严谨，但意思到了。

你看这个趋势，栅漏电流随着工艺微缩增长得很快。好在后来引入了高k介质（比如HfO₂），等效氧化层厚度可以做得更薄，但物理厚度更厚，隧穿电流就降下来了。

栅极感应漏电流，这个名字有点绕。我换个说法：当漏极电压很高时，栅极和漏极重叠的区域会形成强电场，这个电场会「勾引」电子从漏极跑到衬底去。

你想想看，漏极电压高，栅极电压低，两者之间的电场很强。这个电场会降低漏极附近PN结的势垒高度，让电子更容易隧穿过去。说白了，就是栅极「感应」到了漏极的高电压，然后诱导出了漏电。

注意：这种漏电在输入输出（IO）电路中特别常见。因为IO电路通常要承受3.3V甚至5V的电压，而核心器件可能只有1.8V的耐压。我曾经见过一个设计，IO buffer的漏电占了整个芯片静态功耗的15%，就是因为栅极感应漏电没处理好。

BTBT，全称是带带隧穿（Band-to-Band Tunneling）。这个名字听起来很学术，其实原理很简单：当PN结的反向偏压足够大时，价带电子可以直接隧穿到导带。

我习惯把它叫做「硬穿」。因为这不是热激发，而是纯粹的量子隧穿。在漏极和衬底之间的PN结上，如果电压差很大，能带会弯曲得很厉害，电子就直接从价带「跳」到导带了。

BTBT漏电流对电压特别敏感。我记得有一次做低功耗设计，把VDD从1.0V降到0.9V，BTBT漏电直接降了一半。为什么？因为BTBT电流跟电场强度呈指数关系，电压降一点，电场就弱很多。

关键关系：

I_BTBT ∝ exp(-E0 / E)

其中E是结电场强度，E0是材料相关的常数。电场越强，BTBT电流越大。

好了，四种漏电都讲完了。现在咱们聊聊温度和电压怎么「放大」这些漏电。

先说温度：

再说电压：

你发现没有？四种漏电对温度和电压的敏感度完全不同。所以做低功耗设计时，不能一刀切。我个人的习惯是：先看芯片的工作温度范围，再看电压域划分，然后针对性地选漏电抑制方案。

实战建议：我曾经在一个IoT芯片项目中，芯片大部分时间处于待机状态。我们用了电源门控（Power Gating）技术，把不用的模块彻底断电。但要注意，电源门控本身也会引入额外的漏电路径。嗯，这个我们后面章节会详细讲。

最后总结一句：静态功耗不是小事。四种漏电流各有各的脾气，温度和电压就是它们的「放大器」。做芯片设计时，一定要在性能和功耗之间找到那个平衡点。说白了，这就是咱们这门课的核心——时序平衡的艺术。

下一讲，咱们聊聊动态功耗，那又是另一番天地了。