4、时序基础概念：建立时间与保持时间，时钟偏斜与抖动，组合逻辑延迟与线延迟
各位同学，咱们今天聊点实在的。时序分析这玩意儿，说白了就是数字芯片的「心跳检查」。你设计得再花哨，时序不过关，流片回来就是一块废铁。我当年刚入行时，就吃过这个亏——一个简单的计数器，因为没算好保持时间，结果在高频下疯狂误触发。从那以后，我对这几个基础概念再也不敢马虎了。
4.1 建立时间与保持时间：寄存器的「脾气」
每个寄存器都有两个「死线」：建立时间（setup time）和保持时间（hold time）。
- 建立时间：时钟有效沿到来之前，数据必须稳定下来的最短时间。
- 保持时间：时钟有效沿到来之后，数据必须继续稳定的最短时间。
你想想看，寄存器就像一个拍照的人。建立时间就是「快门按下前，你得摆好姿势」；保持时间就是「快门按下后，你不能马上动」。我习惯把这两个时间叫做寄存器的「入场券」和「离场券」。
核心公式（STA检查）：
建立时间检查：T_clk_q + T_comb + T_setup ≤ T_clk + T_skew
保持时间检查：T_clk_q + T_comb ≥ T_hold + T_skew嗯，这里要注意：建立时间违例通常可以通过降频或优化组合逻辑来解决；但保持时间违例是「硬伤」，降频也没用，只能加buffer或修路径。
避坑指南：我曾经在一个28nm的项目中，因为hold time margin留得太紧，结果PVT corner一跑，全线飘红。后来我学乖了——hold time至少留10%的余量，尤其是跨时钟域路径。
4.2 时钟偏斜与抖动：时钟不是完美的
理想情况下，时钟信号应该同时到达所有寄存器。但现实是残酷的——时钟树再平衡，也做不到完全同步。
- 时钟偏斜（Clock Skew）：同一时钟沿到达不同寄存器的时差。说白了就是「你到了，我还没到」。
- 时钟抖动（Clock Jitter）：同一时钟沿在周期上的随机波动。说白了就是「这次到了，下次可能早一点或晚一点」。
| 类型 | 来源 | 影响 | 我常用的对策 |
|---|---|---|---|
| 正偏斜 | 时钟树不平衡 | 有利于setup，不利于hold | 加buffer平衡树 |
| 负偏斜 | 时钟树反向 | 有利于hold，不利于setup | 调整时钟源位置 |
| 随机抖动 | 电源噪声、热噪声 | 同时影响setup和hold | 加去耦电容、用PLL |
我个人习惯在STA分析时，把抖动当作「时序预算里的一个固定损耗」来处理。比如目标频率是1GHz，周期1ns，我会先扣掉50ps的抖动预算，剩下的950ps才是你真正能用的时间。
警告：千万别把偏斜和抖动混为一谈！偏斜是「确定性偏差」，可以通过后端优化来减小；抖动是「随机性偏差」，只能通过电路设计来抑制。我见过有人把抖动当偏斜来修，结果越修越糟。
4.3 组合逻辑延迟与线延迟：真正的「时间杀手」
时序路径上的延迟，主要来自两部分：组合逻辑门延迟和互连线延迟。
- 组合逻辑延迟：取决于门的类型、驱动强度、扇出负载。比如一个NAND2门，在28nm工艺下，典型延迟大约20-30ps。
- 线延迟：取决于线长、线宽、层间电容。在先进工艺下（7nm以下），线延迟已经超过门延迟，成为主要瓶颈。
为什么会这样？因为工艺越先进，门延迟越小，但线宽变细导致电阻增大，线延迟反而上升。你想想看，一个1mm长的顶层金属线，延迟可能比一个标准单元还大。
经验公式（我常用的估算方法）：
总延迟 ≈ 门延迟 × 逻辑级数 + 线延迟 × 线长系数
其中线长系数 ≈ 0.1~0.3 ps/μm（取决于工艺和金属层）我记得在做一个AI加速器芯片时，有一条关键路径全是组合逻辑，我优化了3轮门级网表，延迟只降了5%。后来一查，发现70%的延迟来自线延迟。于是我把关键路径上的单元全部摆在一起，线长缩短了40%，延迟直接降了25%。
技巧：在floorplan阶段，就把关键路径上的寄存器「抱团」放置。我习惯用Tcl脚本自动抓出top 10的关键路径，然后手动调整它们的物理位置。这招在65nm以下工艺特别管用。
4.4 三者如何协同工作？
建立时间、保持时间、时钟偏斜、抖动、组合逻辑延迟、线延迟——这六个要素，就像六根绳子，共同绑住了你的时序路径。
我总结了一个「时序预算分配表」，供大家参考：
| 预算项 | 典型值（28nm，1GHz） | 说明 |
|---|---|---|
| 时钟周期 | 1000 ps | 目标频率1GHz |
| 时钟抖动 | -50 ps | PLL输出抖动 |
| 时钟偏斜 | ±30 ps | 时钟树平衡后 |
| 建立时间 | -40 ps | 寄存器固有参数 |
| 保持时间 | +20 ps | 寄存器固有参数 |
| 可用延迟预算 | 880 ps | 1000 - 50 - 30 - 40 = 880 |
你看，1ns的周期，真正留给组合逻辑和线延迟的只有880ps。如果你设计了一个10级逻辑的路径，每级平均只能分到88ps。这在28nm工艺下，大概就是3-4个标准门的延迟。
总结一句话：时序设计不是「能不能跑」，而是「怎么在预算内跑」。建立时间和保持时间是底线，偏斜和抖动是损耗，组合逻辑和线延迟是你要优化的对象。把这六点吃透了，你的芯片时序就不会翻车。
好了，这一章的内容就到这里。下一章咱们聊聊「时钟域与跨时钟域设计」——那又是一个容易踩坑的地方。