时序路径基础：时序路径的组成

大家好，我是你们的芯片时序分析讲师。今天我们来聊聊时序路径的基础。说白了，时序路径就是信号从起点跑到终点所经过的路线。你想想看，芯片里成千上万个寄存器，它们之间怎么协调工作？靠的就是这些路径上的时序约束。

我个人习惯把时序路径比作一条高速公路。起点是收费站，终点是另一个收费站，中间经过的路段就是组合逻辑。嗯，这个比喻虽然简单，但很形象。

时序路径的三大要素

一条完整的时序路径，由三个部分组成：

• 起点（Start Point）：通常是触发器的时钟引脚（CK），或者输入端口（Input Port）。
• 终点（End Point）：通常是触发器的数据输入引脚（D），或者输出端口（Output Port）。
• 组合逻辑（Combinational Logic）：起点和终点之间的逻辑门电路，比如与门、或门、多路选择器等。

我在项目中遇到过很多新手，他们以为时序路径就是触发器到触发器。其实不对。输入端口到触发器、触发器到输出端口，这些都是时序路径。说白了，只要信号从一个时序元件（或端口）出发，到达另一个时序元件（或端口），中间经过的组合逻辑，就构成了一条路径。

数据路径与时钟路径的区别

这个问题，我当年刚学STA时也搞混过。数据路径和时钟路径，虽然都叫路径，但作用完全不同。

数据路径（Data Path）：就是传输数据的路线。从触发器的Q端出发，经过组合逻辑，到达下一个触发器的D端。这条路径上，我们关心的是数据到达的时间（Data Arrival Time）。

时钟路径（Clock Path）：是传输时钟信号的路线。从时钟源（比如PLL）出发，经过时钟树（Clock Tree），到达每个触发器的时钟引脚（CK）。这条路径上，我们关心的是时钟到达的时间（Clock Arrival Time）。

你想想看，为什么要把它们分开？因为STA的核心就是比较数据到达时间和时钟到达时间。数据路径慢了，或者时钟路径快了，都会导致时序违例。

一个简单的例子

我们来看一个实际的Verilog代码，理解一下时序路径的组成：

module timing_path_example (
    input  wire clk,
    input  wire rst_n,
    input  wire [7:0] data_in,
    output reg  [7:0] data_out
);

reg [7:0] reg_a, reg_b;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        reg_a <= 8'b0;
        reg_b <= 8'b0;
        data_out <= 8'b0;
    end else begin
        reg_a <= data_in;          // 路径1：输入端口 -> reg_a
        reg_b <= reg_a + 8'd1;     // 路径2：reg_a -> reg_b（中间有加法器）
        data_out <= reg_b;         // 路径3：reg_b -> 输出端口
    end
end

endmodule

这个例子中，有三条时序路径：

• 路径1：起点是输入端口data_in，终点是触发器reg_a的D端。中间没有组合逻辑（直接连接）。
• 路径2：起点是触发器reg_a的CK端，终点是触发器reg_b的D端。中间有组合逻辑（加法器reg_a + 1）。
• 路径3：起点是触发器reg_b的CK端，终点是输出端口data_out。中间没有组合逻辑。

你看，每条路径都有明确的起点和终点。组合逻辑可以没有（比如路径1和3），也可以很复杂（比如路径2中的加法器）。

数据路径和时钟路径的对比

对比项	数据路径	时钟路径
传输内容	数据信号	时钟信号
起点	触发器的Q端或输入端口	时钟源（如PLL、时钟输入引脚）
终点	触发器的D端或输出端口	触发器的CK端
主要元件	组合逻辑、互连线	时钟缓冲器、互连线
STA关注点	数据到达时间（Data Arrival Time）	时钟到达时间（Clock Arrival Time）
优化方向	减少逻辑级数、降低延迟	平衡时钟偏斜、降低抖动

这张表很直观。数据路径和时钟路径在STA中扮演着不同的角色。数据路径慢了，我们可以通过流水线、逻辑优化来解决。时钟路径有问题，那就要调整时钟树结构。

为什么这个区分很重要？

说白了，STA的核心就是检查数据路径和时钟路径之间的时序关系。建立时间检查，就是看数据到达时间是否早于时钟到达时间减去建立时间。保持时间检查，就是看数据到达时间是否晚于时钟到达时间加上保持时间。

你想想看，如果分不清数据路径和时钟路径，你怎么知道哪个信号是数据，哪个信号是时钟？怎么计算时序裕量？

我个人习惯在写时序约束时，先把时钟路径定义清楚（create_clock），然后再约束数据路径（set_input_delay、set_output_delay）。这样思路清晰，不容易出错。

嗯，今天的内容就到这里。时序路径的基础，说白了就是搞清楚信号从哪里来、到哪里去、中间经过了什么。下一章我们会深入讲解建立时间和保持时间的计算，到时候你会更深刻地理解数据路径和时钟路径的区别。