第4章建立时间与保持时间

4. 建立时间与保持时间：芯片时序的“红绿灯”

各位同学，今天我们来聊聊时序分析里最基础、也最要命的概念——建立时间和保持时间。

我刚开始做芯片设计那会儿，总觉得这两个参数就是书本上的定义，背下来就行了。直到有一次，我负责的一个项目在流片回来后，芯片在高温下频繁出错，排查了整整两周，最后发现就是保持时间违例。从那以后，我再也不敢小看这两个“小参数”了。

建立时间，说白了就是：在时钟有效沿到来之前，数据必须提前稳定下来的最短时间。

你想想看，寄存器内部是由一堆晶体管组成的。当时钟沿来临时，它需要“看一眼”输入数据是0还是1。这一眼不是瞬间完成的，它需要时间把数据锁存进去。如果数据在时钟沿来的前一纳秒还在跳变，那寄存器就可能读到错误的值。

建立时间的官方定义：

在时钟有效沿（通常是上升沿）到达之前，数据输入（D端）必须保持稳定的最小时间间隔。

举个例子：

// 假设一个寄存器的建立时间为 0.5ns
// 时钟上升沿在 t=10ns 时刻到来
// 那么数据必须在 t=9.5ns 之前就稳定下来

always @(posedge clk) begin
    q <= d;  // d 必须在时钟沿前 0.5ns 就稳定
end

我个人习惯把建立时间想象成“提前到场”。就像你赶火车，火车在10:00发车，你至少得在9:59:30之前检票进站。这个30秒就是建立时间。

保持时间呢，正好反过来：在时钟有效沿到来之后，数据还必须保持稳定的最短时间。

为什么会这样？因为寄存器锁存数据需要一段时间。时钟沿来了，它开始“关门”把数据锁住。但这个关门动作不是瞬间完成的，需要一点时间。如果数据在时钟沿刚过就立刻变化，寄存器可能还没锁住，数据就跑了。

保持时间的官方定义：

在时钟有效沿到达之后，数据输入（D端）必须保持稳定的最小时间间隔。

还是那个火车的比喻：火车10:00发车，你10:00:30才到站台，但火车门还没完全关上，你硬挤上去——结果门夹住你了，这就是保持时间违例。

我的经验：保持时间违例比建立时间违例更难排查。建立时间违例通常可以通过降低频率来临时解决，但保持时间违例是跟频率无关的，它只跟工艺和路径延迟有关。我曾经在一个28nm的项目中，就因为一条短路径的保持时间差了0.02ns，导致整个芯片在低温下功能异常。

这个问题问得好。说白了，这两个参数是保证寄存器能正确采样数据的底线。

你想想看，一个数字芯片里有几百万甚至上亿个寄存器。每个寄存器都在不停地采样数据。如果任何一个寄存器在某个时刻采样错了，整个芯片的功能就可能出问题。

建立时间和保持时间定义了数据采样的“安全窗口”：

参数	作用	违例后果
建立时间	保证数据在时钟沿前已稳定	寄存器可能采到旧数据或中间值
保持时间	保证数据在时钟沿后不突变	寄存器可能采到新数据或毛刺

这两个参数共同决定了芯片能跑多快。建立时间决定了最大工作频率（Fmax），保持时间决定了最小路径延迟要求。

注意：建立时间和保持时间不是设计者能随意改的。它们是工艺库提供的参数，由晶圆厂的工艺特性决定。你只能通过调整电路设计来满足这些要求，而不能反过来要求工艺厂改参数。

我在多个项目中遇到过各种时序问题，这里分享几个常见坑：

坑一：忽略时钟偏斜（Clock Skew）。建立时间分析时要考虑最差情况下的时钟偏斜，保持时间分析时要考虑最好情况。我曾经有个项目，就是因为没算时钟偏斜，导致保持时间分析过于乐观。
坑二：跨时钟域（CDC）问题。不同时钟域之间的数据传输，建立时间和保持时间很难同时满足。这时候需要用同步器或者异步FIFO来处理。
坑三：温度电压变化。芯片在不同温度下，寄存器的建立时间和保持时间会变化。高温下建立时间变差，低温下保持时间变差。所以STA要跑多个corner。

我的建议：新手做STA时，先跑一遍建立时间检查，把所有违例路径修掉。然后再跑保持时间检查。不要同时修，容易搞混。等熟练了再并行处理。

建立时间和保持时间，是时序分析的两大基石。理解它们，你就能看懂STA报告里那些红红绿绿的违例信息。不理解它们，你连问题出在哪都不知道。

嗯，这一章就到这里。下一章我们聊聊如何计算一条路径的建立时间裕量，那才是真正动手的地方。