2、目标阻抗设计法：目标阻抗的定义、计算方法、频率范围的选择
好，咱们进入PDN设计的核心方法——目标阻抗设计法。
说实话，我刚入行那会儿，对PDN的理解就是“多放几个电容不就完了”。直到有一次，一个高速ADC的电源纹波超标，板子怎么调都过不了。后来老工程师丢给我一句话：“你知道你的PDN目标阻抗是多少吗？”
嗯，从那以后，我才真正开始认真研究这个方法。
2.1 目标阻抗的定义
目标阻抗，说白了就是——你允许PDN在芯片的瞬态电流变化时，产生多大的电压波动。
公式很简单：
Z_target = (VDD × Ripple%) / ΔI其中：
- VDD：芯片的工作电压（比如1.8V、1.2V、0.9V）
- Ripple%：允许的电压波动百分比（通常取3%~5%）
- ΔI：芯片的瞬态电流变化（单位：A）
举个例子你就明白了。
假设一个FPGA核心电压是1.0V，允许5%的纹波，瞬态电流变化是10A。那么：
Z_target = (1.0 × 0.05) / 10 = 0.005Ω = 5mΩ嗯，5毫欧。这个数字很小，对吧？
我见过很多工程师看到这个结果就懵了——5mΩ，怎么可能做到？
别急，后面我会告诉你，这个目标阻抗不是全频段都要满足的。
关键理解：目标阻抗不是“越低越好”，而是“够用就好”。你设计的目标阻抗越低，需要的电容就越多、越贵、占的面积越大。所以，合理设定目标阻抗，是PDN设计的第一步，也是最重要的一步。
2.2 目标阻抗的计算方法
计算目标阻抗，我习惯分三步走：
第一步：确定电压和纹波要求
这个通常来自芯片的数据手册。比如：
- DDR4的VDDQ：1.2V ± 3%
- FPGA的VCCINT：0.9V ± 5%
- SerDes的AVDD：1.8V ± 2%
注意，有些芯片会给出“瞬态响应”的要求，比如“电压跌落不超过50mV”。这时候直接用这个值，不用再算百分比了。
第二步：估算瞬态电流变化
这是最头疼的一步。为什么？因为芯片内部的电流变化，你很难精确知道。
我常用的方法有几种：
- 看数据手册：有些芯片会给出“最大瞬态电流变化率”（di/dt）
- 经验估算：对于数字芯片，取最大工作电流的50%~80%作为ΔI
- 仿真估算：用IBIS模型或功耗分析工具，跑一下最坏情况
举个例子：
| 芯片类型 | 最大电流 | 估算ΔI | 备注 |
|---|---|---|---|
| FPGA（中等规模） | 5A | 3A~4A | 内部逻辑翻转时 |
| DDR4颗粒 | 1.5A | 1A | 读写切换时 |
| 高速ADC | 2A | 1.5A | 采样时钟边沿 |
我的经验：如果你实在拿不准ΔI，就取最大电流的50%作为起点。然后留出20%~30%的余量。这样设计出来的PDN，通常不会出大问题。
第三步：代入公式计算
这个没什么好说的，就是套公式。
但我要提醒你一点——目标阻抗是频率的函数。什么意思？
你算出来的那个值，比如5mΩ，不是全频段都要满足的。实际上，我们只关心芯片真正需要的频率范围。
2.3 频率范围的选择
这是目标阻抗设计法里，最容易被人忽略的地方。
我见过不少工程师，算出一个目标阻抗值，然后要求PDN从DC到1GHz都满足。结果呢？电容堆了一大堆，板子面积不够，成本飙升，最后还未必能达标。
其实，你想想看——芯片的瞬态电流变化，是有频率特征的。
频率范围怎么定？
我一般分三个频段来考虑：
- 低频段（DC ~ 1MHz）：由VRM（电压调节模块）负责。VRM的响应速度有限，通常只能处理几十kHz到几百kHz的电流变化。
- 中频段（1MHz ~ 100MHz）：由去耦电容负责。这是PDN设计的主战场，也是我们花精力最多的地方。
- 高频段（100MHz ~ 1GHz+）：由芯片内部的片上电容和封装电容负责。板级电容在这个频段基本失效了。
所以，你真正需要关心的频率范围，取决于芯片的瞬态电流变化速度。
怎么估算这个速度？
有个经验公式：
f_max = 1 / (2 × π × tr)其中tr是芯片的上升时间（或电流变化时间）。
举个例子：
- 如果芯片的电流上升时间是10ns，那么f_max ≈ 16MHz
- 如果上升时间是1ns，那么f_max ≈ 160MHz
你看，频率范围一下子就明确了。
注意：不要盲目追求高频段的低阻抗。对于100MHz以上的频段，板级电容的寄生电感（ESL）已经很大了，你放再多电容也没用。这时候，应该靠芯片的片上电容和封装设计来解决。
实际设计中的频率分段
我习惯把目标阻抗的频率范围分成三段：
| 频段 | 频率范围 | 负责元件 | 设计要点 |
|---|---|---|---|
| 低频 | DC ~ 1MHz | VRM + 大容量电解电容 | VRM的环路带宽是关键 |
| 中频 | 1MHz ~ 100MHz | MLCC去耦电容 | 电容的ESR和ESL要匹配 |
| 高频 | 100MHz以上 | 片上电容 + 封装电容 | 板级设计基本无能为力 |
我曾经在一个项目中，芯片的瞬态电流变化非常快（上升时间约2ns），算下来需要关注到80MHz。结果我按照这个频率范围去设计，电容数量比之前少了30%，但PDN性能反而更好了。
为什么？因为我不再盲目追求高频段的低阻抗，而是把精力集中在中频段，把电容的ESR和ESL优化到极致。
总结一下：
- 目标阻抗 = (VDD × Ripple%) / ΔI
- ΔI的估算要留余量，但不要过度设计
- 频率范围由芯片的电流变化速度决定，不是全频段都要满足
- 低频靠VRM，中频靠电容，高频靠芯片本身
嗯，目标阻抗设计法，说白了就是“在正确的地方，用正确的方法，解决正确的问题”。
下一节，我会带你看看，怎么用这个目标阻抗去指导电容的选择和布局。到时候，我会分享一个我踩过的坑——电容的ESR选错了，结果整个PDN的阻抗曲线出现了一个“尖峰”，差点把项目搞黄了。
咱们下节见。