3、电源分配网络PDN基础：PDN的组成、目标阻抗、PDN设计目标
好，咱们进入正题。这一章聊的是PDN基础，也就是电源分配网络。说白了，PDN就是给芯片供电的那一整条路。从电源模块出来，经过PCB走线、过孔、平面层，再到芯片的管脚，最后到芯片内部的晶体管。这条路要是堵了、窄了、或者坑坑洼洼的，芯片就工作不好。
我刚开始做高速设计那会儿，总觉得只要电压对就行。后来发现，电压对只是及格线。电流能不能瞬间跟上，才是真功夫。嗯，这里要注意，PDN的核心任务就两个：提供稳定的电压，提供瞬态的电流。
PDN的组成
PDN不是单一器件，而是一个系统。我个人习惯把它分成三段来看：
- 源端：电压调节模块（VRM），也就是电源芯片。它负责把输入电压转换成需要的电压，比如1.8V、3.3V。VRM的响应速度有限，一般在微秒级别。
- 传输路径：PCB上的走线、过孔、电源/地平面。这部分有电阻、电感和电容。电阻带来直流压降，电感阻碍电流变化，电容提供局部电荷存储。
- 负载端：芯片的封装、管脚、以及芯片内部的电源网格。芯片内部还有去耦电容，但容量很小，一般在纳法级别。
你想想看，芯片在某个时钟沿突然需要大电流，比如从10mA跳到1A。VRM反应不过来，传输路径上的电感又阻碍电流变化。这时候谁顶上？就是靠近芯片的那些去耦电容。它们先放电，等VRM慢慢把电流补上来。
关键点：PDN的阻抗越低，电压波动越小。阻抗是频率的函数，不同频率下阻抗表现不同。
目标阻抗
目标阻抗这个概念，是Intel在90年代提出来的。说白了，就是给PDN定一个阻抗上限。公式很简单：
Z_target = (Vdd × Ripple%) / I_transient其中：
- Vdd：核心电压，比如1.2V
- Ripple%：允许的电压波动百分比，一般取5%
- I_transient：瞬态电流变化量，比如从0.5A到2A，变化就是1.5A
举个例子：Vdd=1.2V，Ripple=5%，I_transient=1.5A。那么目标阻抗就是：
Z_target = (1.2 × 0.05) / 1.5 = 0.04Ω = 40mΩ这意味着，从芯片管脚看进去的PDN阻抗，在整个工作频率范围内，都不能超过40mΩ。超过这个值，电压波动就会超标。
我的经验：我在项目中遇到过，目标阻抗算出来是20mΩ，但实际仿真发现低频段阻抗只有10mΩ，高频段却飙到了80mΩ。后来发现是封装电感太大，加上去耦电容没选对。嗯，高频段的阻抗往往是被忽略的坑。
PDN设计目标
PDN设计不是一蹴而就的。我个人习惯把目标分成三个层次：
- 直流目标：保证直流压降（IR Drop）在允许范围内。比如1.2V的电源，从VRM到芯片管脚，压降不能超过30mV。这主要靠加宽走线、增加铜厚、减少过孔数量来实现。
- 交流目标：保证目标阻抗在全频段内满足要求。低频段靠VRM和体电容，中频段靠陶瓷电容，高频段靠芯片封装电容和片上电容。
- 谐振控制：PDN本身是一个谐振系统。电源平面和地平面之间会形成谐振腔，在某些频率点阻抗会飙升。我记得有一次，一个板子在200MHz附近出现严重的电压波动，就是平面谐振导致的。解决办法是加去耦电容，或者调整平面间距。
这里我列一个常见的PDN设计表格，供你参考：
| 频率范围 | 主要贡献者 | 典型阻抗目标 | 设计要点 |
|---|---|---|---|
| DC - 1kHz | VRM | < 1mΩ | VRM的反馈环路带宽有限，低频阻抗由VRM决定 |
| 1kHz - 1MHz | 体电容（电解、钽电容） | 1mΩ - 10mΩ | 电容的ESR和ESL是关键，多个并联降低阻抗 |
| 1MHz - 100MHz | 陶瓷电容（MLCC） | 10mΩ - 100mΩ | 小容值、低ESL的电容，靠近芯片放置 |
| 100MHz - 1GHz | 封装电容、片上电容 | 100mΩ - 1Ω | 芯片内部的电源网格和去耦电容决定 |
避坑指南：我曾经犯过一个错误，只关注了低频段的阻抗，忽略了高频段。结果板子跑起来，高频噪声耦合到电源上，导致时钟抖动超标。后来花了整整一周排查，才发现是PDN高频阻抗太高。所以，设计时一定要看全频段的阻抗曲线。
最后总结一下。PDN设计的目标，说白了就是让芯片在任何时候都能拿到它需要的电流，同时电压波动在允许范围内。这需要从直流到高频，从VRM到芯片内部，层层把关。你想想看，一个1.2V的电源，允许波动只有60mV。而芯片内部可能有几百万个晶体管同时翻转，电流变化在纳秒级别。没有好的PDN，再好的芯片也白搭。
嗯，这一章就到这里。下一章咱们聊聊去耦电容的具体选型和布局，那才是真正考验功夫的地方。