一、时序分析概述：什么是时序分析？为什么需要时序分析？数字电路中的时间概念

1.1 什么是时序分析？

时序分析，说白了就是检查你的芯片能不能跑在目标频率上。

我刚开始做设计时总觉得这步可有可无，直到有一次流片回来芯片死活上不了高频……嗯，从那以后我再也不敢跳过时序分析了。

时序分析的核心任务，就是验证数字电路中所有寄存器之间的数据路径，是否能在给定的时钟周期内完成数据传输。如果数据跑得太慢，或者时钟歪了，芯片就会出问题。

举个例子：

// 一个简单的寄存器到寄存器路径
always @(posedge clk) begin
    reg_a <= data_in;   // 起点
    reg_b <= reg_a;     // 终点
end

这里，数据从 reg_a 传到 reg_b，必须在下一个时钟上升沿之前完成。时序分析就是算这个时间够不够。

1.2 为什么需要时序分析？

你想想看，现在的芯片动辄几亿个晶体管，时钟频率跑到几GHz。靠人工去检查每条路径？不现实。

时序分析的作用，就是自动化地完成这件事。它告诉你：

• 哪些路径能跑通
• 哪些路径会出问题
• 问题出在哪里

我在项目中遇到过最惨的一次，就是忽略了跨时钟域的时序检查。结果芯片在高温下频繁死机，查了两个月才发现是亚稳态问题。嗯，从那以后我养成了一个习惯：任何跨时钟域的信号，必须做同步处理，并且用STA验证。

1.3 数字电路中的时间概念

数字电路里，时间不是连续的，而是离散的。我们关心的是几个关键的时间参数：

参数	含义	典型值（28nm工艺）
Tclk	时钟周期	1ns ~ 10ns
Tsetup	建立时间	几十ps
Thold	保持时间	几十ps
Tcq	时钟到输出的延迟	几十ps
Tlogic	组合逻辑延迟	几百ps ~ 几ns

这些参数加起来，决定了你的芯片能不能正常工作。

建立时间检查： 数据必须在时钟沿之前稳定下来。

保持时间检查： 数据必须在时钟沿之后保持稳定。

我曾经遇到过一个案例，某条路径的建立时间违例只有5ps。很多人觉得5ps无所谓，但芯片量产后的良率直接掉了3%。为什么？因为工艺角、电压、温度的变化，会让这5ps变成50ps的差距。

1.4 时序分析的两种方法

目前主流的时序分析方法有两种：

1. 静态时序分析（STA）：穷举所有路径，不需要输入激励。速度快，覆盖全。
2. 动态时序分析（仿真）：基于测试向量，只能覆盖部分路径。速度慢，但能发现功能问题。

我个人习惯是：先用STA做全面检查，再用仿真验证关键路径。两者互补，缺一不可。

你想想看，如果只做仿真，你永远不知道那些没被测试到的路径会不会出问题。而只做STA，你又可能漏掉一些功能上的时序错误。

1.5 时序分析在芯片设计流程中的位置

时序分析贯穿整个芯片设计流程：

• RTL阶段： 初步检查，发现明显的时序问题
• 综合后： 基于门级网表，精度更高
• 布局布线后： 考虑实际走线延迟，最准确
• 签核阶段： 最终确认，决定是否流片

我记得有一次，RTL阶段的时序分析全部通过，但布局布线后却出现了大量违例。原因是走线太长，导致延迟超标。从那以后，我学会了在RTL阶段就预估走线延迟，而不是等到后端才处理。

1.6 本章小结

时序分析，说白了就是给芯片做「体检」。它告诉你芯片能不能跑在目标频率上，哪些地方需要优化。

我见过太多工程师，觉得时序分析是后端的事，结果流片回来才发现问题。嗯，希望你不要犯同样的错误。

下一章，我们会深入讨论建立时间和保持时间的物理意义，以及如何在实际项目中做检查。