第2章时序路径基础

时序路径基础：起点、终点与组合逻辑

各位同学，今天我们来聊聊时序路径的基础。说实话，很多新手一上来就盯着setup和hold看，结果连路径怎么走的都没搞清楚。我当年刚入行时也犯过这个错——有一次debug一个时序违例，折腾了两天才发现，原来我分析的路径根本就不是关键路径。嗯，从那以后，我养成了一个习惯：先画路径，再算时序。

一条完整的时序路径，说白了就三样东西：起点、终点、以及中间的组合逻辑。你想想看，数据从寄存器A出发，经过一堆门电路，最后到达寄存器B——这就是最典型的路径。

核心概念：时序路径 = 起点（时序单元输出端）+ 组合逻辑网络 + 终点（时序单元输入端）

路径的起点，通常是触发器的时钟端到输出端（CK→Q）。我个人习惯把起点分成两类：

我在项目中遇到过一种情况：有人把组合逻辑的输出当成了路径起点，结果时序分析全乱了。记住，起点必须是时序单元的输出端或者芯片的输入端口。

终点就是数据要到达的地方。同样分两类：

小技巧：我建议你在分析路径时，先标出所有起点和终点。用不同颜色标记，这样一眼就能看出哪些路径是完整的，哪些是断开的。

组合逻辑就是起点和终点之间的那些门电路。包括AND、OR、NAND、NOR、MUX等等。这里有个关键点：组合逻辑的延迟决定了路径的快慢。

为什么会这样？因为组合逻辑没有存储能力，信号必须一路传播过去。每经过一个门，就有延迟。你想想看，如果一条路径上有20级门，另一条只有5级，哪条更快？

我曾经遇到过一个案例：一个设计里有一条路径有30级组合逻辑，setup违例了200ps。后来我们插了两级流水线，把组合逻辑拆成三段，问题就解决了。说白了，组合逻辑深度是时序优化的核心。

这两个概念是STA的基础，我建议你彻底搞懂。

概念	定义	计算公式
数据到达时间（Data Arrival Time）	数据从起点传播到终点所花费的时间	时钟延迟 + clock-to-Q延迟 + 组合逻辑延迟
时钟到达时间（Clock Arrival Time）	时钟信号从时钟源到达终点触发器的延迟	时钟源延迟 + 时钟树延迟

简单来说：数据到达时间是数据实际到达终点的时间，时钟到达时间是时钟信号到达终点触发器的时间。setup检查就是看数据到达时间是否早于时钟到达时间减去setup时间。

注意：我曾经见过有人把数据到达时间和时钟到达时间搞反了。记住，数据到达时间是从起点算到终点，时钟到达时间是从时钟源算到终点触发器的时钟端。方向不同，别搞混了。

假设我们有一条路径：

时钟周期是10ns，时钟树延迟是1ns（到U1和U2都一样）。

数据到达时间计算：

时钟到达U1的时间：1ns
U1的clock-to-Q延迟：0.5ns
第一个NAND门延迟：0.3ns
第二个NAND门延迟：0.3ns
总数据到达时间 = 1 + 0.5 + 0.3 + 0.3 = 2.1ns

时钟到达U2的时间：1ns

setup检查：数据需要在时钟沿之前setup时间到达。假设setup时间为0.2ns，那么数据必须在1ns - 0.2ns = 0.8ns之前到达？不对！

这里要注意：数据到达时间2.1ns是相对于同一个时间零点。时钟到达U2的时间是1ns（也是相对于同一个零点）。所以setup slack = 时钟到达时间 - setup时间 - 数据到达时间 = 1 - 0.2 - 2.1 = -1.3ns。违例了！

关键理解：数据到达时间和时钟到达时间都是相对于同一个时间零点（通常是时钟源的第一个上升沿）。比较它们时，要站在同一个时间参考系里。

我做了这么多年时序分析，总结了几点：

先画路径图：不要急着跑工具。拿张纸，画出起点、终点、中间的门，标出延迟值。这样心里有数。
关注组合逻辑深度：如果一条路径有超过15级组合逻辑，大概率会有时序问题。我一般建议控制在10级以内。
注意时钟偏斜：时钟到达时间不是固定的。时钟树上的延迟差异会影响setup和hold。我曾经遇到过一个案例，时钟偏斜导致hold违例，最后调整了时钟树才解决。
数据到达时间不是越小越好：数据到得太早，hold可能出问题。到得太晚，setup出问题。要平衡。

避坑指南：我曾经在分析一条跨时钟域路径时，忘了考虑异步时钟之间的相位关系，结果数据到达时间算错了整整一个周期。后来我养成了习惯：跨时钟域路径一定要单独标注，用不同的分析方法。

好了，这一章的内容就到这里。时序路径的基础搞清楚了，后面分析setup和hold就会轻松很多。记住：路径是STA的骨架，数据到达时间和时钟到达时间是STA的血肉。把这两样东西搞明白，你就已经入门了。