第2章：数据类型总览——SV数据类型家族图谱
各位同学，咱们今天聊聊SystemVerilog的数据类型。说实话，我刚从Verilog转到SV那会儿，看到这么多数据类型，第一反应是「有必要搞这么复杂吗？」后来做项目踩了几次坑，才明白——这些类型设计，每一个都有它的道理。
2.1 SV数据类型家族图谱
SystemVerilog的数据类型，可以分成两大类：四值逻辑类型和二值逻辑类型。我习惯把它们画成一个树状图，这样好记。
- 四值逻辑类型（可以取0、1、X、Z）：
logic—— 我最常用的，替代Verilog的reg和wirereg—— 保留的，但建议用logic代替wire—— 保留的，同样建议用logicinteger—— 32位有符号四值类型time—— 64位无符号四值类型
- 二值逻辑类型（只能取0和1）：
bit—— 最基本的二值类型byte—— 8位有符号二值类型shortint—— 16位有符号二值类型int—— 32位有符号二值类型longint—— 64位有符号二值类型
嗯，这里要注意：logic是SV引入的「万能类型」。我个人习惯，所有RTL设计都用logic，只有testbench里才用bit、int这些二值类型。为什么？往下看你就明白了。
2.2 四值逻辑与二值逻辑的区别
说白了，四值逻辑能模拟真实电路的行为，二值逻辑不能。你想想看，芯片里除了0和1，还有高阻态Z和未知态X。如果你用二值类型去建模，这些状态就丢了。
核心区别：
- 四值逻辑：0、1、X（未知）、Z（高阻）
- 二值逻辑：0、1
- 四值逻辑用于RTL设计，二值逻辑用于验证环境
我在项目中遇到过一件事：有个同事用bit类型去写状态机，仿真时一切正常。结果综合后门级仿真，状态机莫名其妙跑飞了。查了半天，原来是综合工具把某些未初始化的状态映射成了X，但bit类型直接把X当成0处理了。你说坑不坑？
所以我的建议是：设计代码只用logic，验证代码才用bit。这样分工明确，各司其职。
2.3 有符号与无符号
这个知识点，说难不难，说简单吧，我见过太多人在这里翻车了。
有符号类型用补码表示负数，最高位是符号位。无符号类型就是纯二进制数，没有符号位。
| 类型 | 有符号？ | 位宽 | 取值范围 |
|---|---|---|---|
byte |
是 | 8 | -128 ~ 127 |
shortint |
是 | 16 | -32768 ~ 32767 |
int |
是 | 32 | -2^31 ~ 2^31-1 |
longint |
是 | 64 | -2^63 ~ 2^63-1 |
bit [7:0] |
否 | 8 | 0 ~ 255 |
logic [15:0] |
否 | 16 | 0 ~ 65535 |
这里有个容易踩的坑：赋值时的符号扩展。我曾经调试过一个bug，一个8位的byte变量赋值给16位的logic，结果高位全是1。为什么？因为byte是有符号的，负数赋值给无符号类型时，符号位会扩展。
避坑指南：
我曾经在写一个加法器时，把两个logic [7:0]的变量相加，结果赋值给int类型。我以为会自动扩展，结果高位被截断了。后来才意识到，logic是无符号的，赋值给int时不会做符号扩展，只会做零扩展。
正确的做法是：先做位宽匹配，再做类型转换。或者直接用$signed()和$unsigned()系统函数显式转换。
2.4 实际使用建议
说了这么多，总结一下我个人的使用习惯：
- RTL设计：全部用
logic，不要用reg和wire。SV的logic可以同时驱动和赋值，省心。 - Testbench：用
bit、int、byte这些二值类型，速度快，内存占用小。 - 有符号运算：显式使用
$signed()或$unsigned()，不要依赖隐式转换。 - 位宽匹配：赋值时确保左右位宽一致，或者用拼接操作符
{}手动扩展。
小技巧：
如果你不确定一个表达式是有符号还是无符号，可以用$typename()系统函数打印出来看看。我在调试时经常这么干，省得猜来猜去。
好了，这一章的内容就到这里。数据类型是SV的基础，但基础不牢，地动山摇。下一章咱们聊聊定宽数组与动态数组，到时候我会分享一些我在项目中用数组踩过的坑，敬请期待。