4、位宽与向量：向量声明，范围选择，部分选择，位拼接运算符{}，重复运算符

各位同学，咱们今天聊聊向量的那些事儿。说白了，就是怎么把一堆比特位组织起来，然后灵活地切来切去。

我记得刚入行那会儿，总觉得单个信号就够用了。直到第一次做数据通路设计，才发现没有向量，代码根本没法写。你想想看，一个32位的数据总线，要是拆成32个独立信号，那代码得多恐怖？

4.1 向量声明：从标量到向量的跨越

在SystemVerilog里，向量就是一组比特位的集合。声明方式很简单：

// 基本声明格式
logic [7:0] data_bus;      // 8位向量，bit7是最高位
logic [0:7] reverse_bus;   // 也是8位，但bit0是最高位
wire [31:0] address;       // 32位地址线

// 我个人的习惯
logic [WIDTH-1:0] data;    // 用参数定义位宽，方便后期修改

这里有个细节要注意：[7:0] 和 [0:7] 虽然位宽一样，但比特顺序是反的。我在项目中遇到过两次因为顺序搞反导致的bug，查了整整一天。

⚠️ 避坑指南： 我个人强烈建议统一使用 [高:低] 的声明方式。比如 [7:0]，这样最符合直觉——高位在左边，低位在右边。

4.2 范围选择：精准定位每一位

向量声明好了，怎么取其中的某几位？这就是范围选择登场的时候了。

logic [15:0] big_data;
logic [7:0]  low_byte, high_byte;

assign low_byte  = big_data[7:0];    // 取低8位
assign high_byte = big_data[15:8];   // 取高8位

// 也可以取单个比特
logic bit_3;
assign bit_3 = big_data[3];          // 取第3位

嗯，这里要注意：范围选择的两端必须是常量表达式。如果你需要动态选择，那就得用后面要讲的部分选择。

4.3 部分选择：动态切片的利器

有时候，我们不知道具体要取哪一段，得根据某个变量的值来决定。这时候部分选择就派上用场了。

logic [31:0] data_in;
logic [7:0]  data_out;
logic [4:0]  offset;

// 固定部分选择（+: 表示从offset开始向上取8位）
assign data_out = data_in[offset +: 8];

// 或者用 -: 表示向下取
assign data_out = data_in[offset -: 8];

我曾经在一个DMA控制器设计里，用部分选择实现了灵活的字节对齐。那代码写出来，同事看了都说漂亮。

💡 小技巧： +: 和 -: 的用法其实很简单：
data[base +: width] 表示从base开始，向上取width位。
data[base -: width] 表示从base开始，向下取width位。
我个人更常用 +: ，因为不容易搞错方向。

4.4 位拼接运算符 {}：比特的乐高积木

拼接运算符，说白了就是把几个小向量拼成一个大向量。就像玩乐高，把小块拼成大块。

logic [7:0] byte1, byte2;
logic [15:0] word;

// 拼接两个字节成一个字
assign word = {byte1, byte2};  // byte1在高位，byte2在低位

// 也可以拼接不同位宽的信号
logic [3:0] nibble;
logic [11:0] result;
assign result = {byte1, nibble};  // 结果是12位

// 甚至可以用重复
logic [7:0] pattern;
assign pattern = {4{2'b10}};  // 结果是 1010_1010

拼接运算符在状态机设计里特别有用。我记得有一次做协议解析，需要把多个字段拼成一个数据包，用拼接运算符一行代码就搞定了。

4.5 重复运算符：批量生产的艺术

重复运算符 {n{expr}} 可以快速生成重复的比特模式。这玩意儿在初始化、生成测试向量时特别好用。

// 基本用法
logic [15:0] all_ones;
assign all_ones = {16{1'b1}};  // 16个1

// 嵌套使用
logic [31:0] pattern;
assign pattern = {8{4'b1010}};  // 重复8次1010

// 实际项目中的例子
logic [63:0] mask;
assign mask = {8{8'hFF}};  // 生成64位的全1掩码
🔑 核心要点： 重复运算符的语法是 {重复次数{要重复的内容}}。注意外面的大括号不能少，里面的内容可以是任何表达式。

4.6 综合应用：一个实际例子

咱们来看一个稍微复杂点的例子，把这些知识点串起来：

module data_packer (
    input  logic [7:0]  header,
    input  logic [15:0] payload,
    input  logic [2:0]  crc,
    output logic [31:0] packet
);

    // 拼接成完整的数据包
    // 格式：header(8位) + payload(16位) + crc(3位) + 填充(5位)
    assign packet = {
        header,           // 8位
        payload,          // 16位
        crc,              // 3位
        {5{1'b0}}         // 5位填充0
    };

    // 反过来，从数据包中提取字段
    logic [7:0]  extracted_header;
    logic [15:0] extracted_payload;
    logic [2:0]  extracted_crc;

    assign extracted_header  = packet[31:24];
    assign extracted_payload = packet[23:8];
    assign extracted_crc     = packet[7:5];

endmodule

这个例子涵盖了向量声明、范围选择、拼接和重复运算符。我在做网络协议处理器时，类似的代码写了不下几十遍。

4.7 常见陷阱与避坑指南

最后，分享几个我踩过的坑：

  1. 位宽不匹配：拼接时各部分的位宽要算清楚。我曾经少算了一位，结果仿真全对，上板就挂。
  2. 范围选择越界：动态部分选择时，要确保base + width 不超过向量范围。最好加个断言检查。
  3. 重复次数用变量：重复运算符的重复次数必须是常量，不能用变量。这个坑我栽过两次。
  4. 拼接顺序搞反：{A, B} 和 {B, A} 结果完全不同。写代码时脑子里要清楚谁在高位。
⚠️ 重要提醒： 如果你在代码里看到 {>>n{expr}} 这种写法，那是流运算符，不是重复运算符。流运算符是SystemVerilog新增的，用于比特流操作，咱们后面章节会讲到。

好了，关于位宽和向量的内容就讲到这里。这些操作符看着简单，但用好了能让代码既简洁又高效。下一章咱们聊聊运算符的优先级和结合性，那也是个容易踩坑的地方。

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