2、SoC架构基础：SoC基本架构、总线协议简介（AHB/APB/AXI）、存储子系统、时钟与复位架构

各位同学，欢迎来到第二章。上一章我们聊了IP集成的整体概念，这一章咱们得把地基打牢。SoC架构，说白了就是芯片的骨架。骨架搭不好，后面再牛的IP也白搭。我见过不少项目，前期架构没想清楚，后期改得死去活来。所以，这一章的内容，请你务必吃透。

2.1 SoC基本架构：一个芯片的“五脏六腑”

一个典型的SoC长什么样？我习惯把它想象成一个微型电脑主板。上面有CPU（处理器）、有内存（存储）、有各种外设接口（USB、I2C、SPI），还有连接它们的“高速公路”——总线。

核心组件包括：

• 处理器核心（CPU/DSP）：大脑，负责运算和控制。ARM Cortex-A系列、RISC-V都很常见。
• 存储子系统：包括片内SRAM、Cache，以及外部DDR控制器接口。这是数据存放的地方。
• 总线互联（Interconnect）：神经中枢，负责各个模块之间的数据通信。AMBA总线是绝对的主流。
• 外设IP：各种功能模块，比如GPIO、UART、I2C、SPI、USB、Ethernet等。
• 时钟与复位模块：心跳和电源开关，保证芯片有序工作。

嗯，这里要注意，架构设计不是简单地把这些模块拼起来。你得考虑数据流向、带宽瓶颈、功耗分区。我在一个AI芯片项目里，就因为CPU和加速器之间总线带宽没算够，导致性能直接腰斩。后来花了三个月改架构，那叫一个痛苦。

2.2 总线协议简介：AHB、APB、AXI

总线是SoC的血管。AMBA（Advanced Microcontroller Bus Architecture）是ARM公司提出的标准，现在基本是业界事实标准。你想想看，如果没有统一的总线协议，每个IP都用自己的接口，那集成工作就是一场噩梦。

AMBA家族里，我们最常用的是这三个：

协议	特点	典型应用场景	我的评价
AHB	高性能、高带宽、流水线操作、支持突发传输	高性能内存、DMA、内部SRAM接口	老当益壮，很多内部高速通路还在用
APB	低功耗、简单接口、无流水线、两个时钟周期完成读写	低速外设（UART、GPIO、TIMER）	简单可靠，我一般用它挂控制寄存器
AXI	高性能、高带宽、独立地址/数据通道、支持乱序传输	高性能互联、DDR控制器、多核CPU互联	现代SoC的绝对主力，复杂但强大

2.2.1 AHB（Advanced High-performance Bus）

AHB是我入行时接触的第一个总线协议。它支持多主设备，通过仲裁器决定谁占用总线。它的传输分为地址阶段和数据阶段，通过流水线提高效率。我个人习惯在内部高速SRAM和DMA控制器之间使用AHB，性能足够，逻辑也不复杂。

2.2.2 APB（Advanced Peripheral Bus）

APB就简单多了。它只有一个主设备（通常是AHB到APB的桥），所有外设都是从设备。读写操作需要两个时钟周期。说白了，它就是用来挂那些对速度不敏感的寄存器。我曾经犯过一个错，把APB总线时钟频率设得太高，结果功耗没降下来，反而因为跨时钟域问题导致数据错误。后来我学乖了，APB时钟能多低就多低。

2.2.3 AXI（Advanced eXtensible Interface）

AXI是AMBA的旗舰协议。它最牛的地方在于把地址、读数据、写数据分成了独立的通道。这意味着你可以同时进行读和写操作，而且支持乱序完成。为什么会这样？因为现代处理器和DDR控制器需要极高的数据吞吐量，顺序传输根本喂不饱它们。

AXI的五个独立通道：

• 读地址通道（AR）
• 读数据通道（R）
• 写地址通道（AW）
• 写数据通道（W）
• 写响应通道（B）

每个通道都有握手信号（VALID/READY），通过背压机制控制数据流。嗯，这里要注意，AXI的握手时序一定要严格遵守协议，否则仿真没问题，上板就挂。我在调试一个DDR控制器时，就因为READY信号拉高时机早了半个周期，导致数据丢失，查了整整两天。

2.3 存储子系统

存储子系统是SoC的“仓库”。设计不好，CPU就得经常“饿肚子”。

典型的存储层次：

• L1 Cache：紧耦合在CPU内部，速度最快，容量最小（几十KB）。
• L2 Cache：片内SRAM，速度较快，容量较大（几百KB到几MB）。
• 片内SRAM（Tightly Coupled Memory, TCM）：直接挂在CPU或高速总线上，用于存放关键代码或数据。
• 外部DDR：通过DDR控制器连接，容量大（GB级别），但延迟高。

我个人习惯，在架构设计阶段，先估算出每个主设备（CPU、GPU、DMA、加速器）的带宽需求。然后根据这些需求，设计总线拓扑和存储层次。举个例子，如果视频编解码器需要从DDR读取大量数据，那它最好直接连到AXI总线上，而不是通过一个低速桥。

2.4 时钟与复位架构

时钟是芯片的心跳，复位是芯片的“重启键”。这两个东西设计不好，芯片根本跑不起来。

2.4.1 时钟架构

现代SoC通常有多个时钟域。为什么？因为不同模块对频率要求不同。CPU需要高频，UART只需要低频。把所有模块都跑在同一个高频时钟下，功耗会爆炸。

常见的时钟源：

• 外部晶振：提供基准时钟，通常为几十MHz。
• PLL（锁相环）：将基准时钟倍频到更高频率，比如1GHz。
• 时钟门控（Clock Gating）：在不使用时关闭时钟，降低动态功耗。

设计时钟架构时，要注意以下几点：

• 时钟树综合：后端工具会帮你做，但前端设计时要考虑时钟的扇出和 skew。
• 跨时钟域（CDC）：不同时钟域之间传递信号，必须使用同步器或异步FIFO。否则，亚稳态会让你怀疑人生。
• 时钟分频：尽量使用整数分频，避免小数分频带来的抖动。

2.4.2 复位架构

复位信号确保芯片在上电或异常时，所有寄存器回到已知状态。

常见的复位策略：

• 同步复位：复位信号在时钟上升沿生效。优点是抗毛刺能力强，但需要时钟存在才能复位。
• 异步复位：复位信号不依赖时钟，立即生效。优点是复位快，但容易受毛刺影响。
• 异步复位、同步释放：结合两者优点，是目前最推荐的做法。

我曾经在一个项目中，因为复位信号没有做同步释放，导致芯片在复位释放时，不同模块的复位结束时间不一致，总线协议直接乱掉。从那以后，我所有的复位设计都强制使用“异步复位、同步释放”电路。

复位架构设计要点：

• 全局复位：上电时，所有模块一起复位。
• 局部复位：某些模块（比如DDR控制器）可能需要独立复位，以便在系统运行时重新初始化。
• 复位树：复位信号的扇出很大，需要像时钟一样做复位树综合，保证所有触发器同时收到复位信号。