第4章反射与端接

4、反射与端接：反射的形成机理、源端端接、并联端接、AC端接

各位工程师朋友，咱们今天聊聊信号完整性里最基础、也最让人头疼的问题——反射。说白了，反射就是信号在传输线上跑的时候，遇到阻抗不连续的地方，一部分能量被弹回来了。你想想看，这就像你对着山谷喊话，回声会干扰你听清下一句。在高速电路里，这种“回声”轻则让信号边沿变差，重则直接导致逻辑误判。

反射的根本原因，就是阻抗不匹配。信号在传输线上每走一步，都会“看”一下前方的阻抗。如果阻抗突然变了，信号就得调整自己——一部分能量继续往前，另一部分就被反射回来。

反射系数 Γ 的公式很简单：

Γ = (Z_load - Z0) / (Z_load + Z0)

其中 Z0 是传输线的特性阻抗，Z_load 是负载端的阻抗。如果 Z_load = Z0，Γ = 0，没有反射。如果 Z_load 开路（无穷大），Γ = 1，信号全反射回来。如果 Z_load 短路（0），Γ = -1，信号反相反射。

关键点：反射的幅度和极性完全由阻抗差决定。差得越大，反射越猛。

我在项目中遇到过一件事：一块DDR3的板子，跑800MHz时总是不稳定。用示波器一量，发现时钟线上的过冲都快到1.8V了（正常是1.5V）。查了半天，发现是走线末端没做任何端接，负载芯片的输入阻抗又很高，相当于开路。反射回来的信号和原信号叠加，就形成了那个吓人的过冲。

源端端接，我个人习惯叫它“串联匹配”。做法很简单：在驱动器的输出端串一个电阻，让驱动器的输出阻抗加上这个电阻，等于传输线的特性阻抗。

公式：R_s = Z0 - R_driver

其中 R_driver 是驱动器的输出阻抗，一般 CMOS 输出在 10~30Ω 左右。如果 Z0 是 50Ω，驱动器输出阻抗是 20Ω，那串联电阻就是 30Ω。

我的经验：源端端接的好处是功耗低，因为电阻只在上电瞬间消耗能量。但它有个缺点——信号到达负载端时，幅度只有原来的一半。如果负载是CMOS输入（高阻抗），信号会在末端全反射，幅度翻倍，正好回到正常电平。所以源端端接只适用于“点到点”的拓扑，而且要求负载端是开路状态。

我曾经在一个FPGA项目中用过源端端接。FPGA的IO驱动能力很强，输出阻抗只有12Ω，而PCB走线是50Ω。我串了个39Ω的电阻（最接近的标称值），信号质量立马好了很多。不过要注意，电阻要尽量靠近驱动器的引脚放，越近越好。

并联端接，也叫“远端端接”。做法是在传输线的末端，对地（或对电源）接一个电阻，阻值等于特性阻抗 Z0。

并联端接有两种常见形式：

端接类型	优点	缺点	适用场景
对地并联	简单，效果好	直流功耗大	低频或功耗不敏感
戴维南端接	功耗较低	需要两个电阻	高速总线

注意：并联端接会持续消耗直流电流。如果你做的是电池供电的产品，要慎重考虑。我曾经在一个低功耗项目里用了并联端接，结果待机电流多了好几毫安，后来改成了源端端接才解决。

AC端接，说白了就是在并联端接的基础上串一个电容。电阻仍然等于 Z0，但电容把直流路径隔断了。

好处很明显：直流功耗几乎为零。信号的高频成分可以通过电容看到匹配电阻，低频成分和直流则被电容挡住。

电容的取值有讲究：

C > 2 * T_r / Z0

其中 T_r 是信号的上升时间。如果 T_r = 1ns，Z0 = 50Ω，那 C 至少要 40pF。实际中我一般取 100pF 到 1nF 之间。

避坑指南：我曾经在一个SDRAM接口上用了AC端接，电容选了10pF，结果信号边沿被严重拉长。为什么？因为电容太小，高频能量过不去，相当于没端接。后来换成470pF，问题解决。记住，电容要足够大，让信号的主要频率成分都能通过。

AC端接还有个好处：它不影响信号的直流电平。对于某些需要特定直流偏置的接口（比如LVDS），AC端接是很好的选择。

我把三种端接的特点总结一下：

你可能会问：到底选哪种？嗯，这要看你的具体场景。如果是单板上的短距离走线（小于 1 英寸），其实不端接也问题不大。但一旦走线长度超过了信号上升沿对应的电气长度（一般是 1/6 到 1/4 的上升沿空间长度），就必须考虑端接了。

我个人习惯是：能源端就源端，源端搞不定就并联，功耗敏感就用AC。没有万能的方案，只有最适合的方案。

一个小技巧：如果你不确定该用哪种端接，先做仿真。用HyperLynx或者ADS跑一下，看看反射的幅度和时序裕量。我每次改版前都会跑一遍，省得板子回来再头疼。

好了，反射和端接就聊到这里。记住一句话：阻抗匹配是信号完整性的基石。把反射控制好了，你的设计就成功了一半。

核心总结：反射是阻抗不匹配的必然结果。端接的本质就是“制造”一个匹配的阻抗，让信号有去无回。源端端接适合单负载，并联端接适合多负载，AC端接适合高频低功耗场景。没有最好的，只有最合适的。