第二章：CMOS工艺基础——从历史到实战
各位同学，大家好。今天我们聊聊CMOS工艺。说实话，这章内容看起来像是“历史课”，但我在芯片行业摸爬滚打这么多年，越来越觉得——不懂工艺的设计师，做不出好芯片。尤其是硅光芯片，你设计的波导、调制器，最终都要靠CMOS产线造出来。所以，这一章咱们把底子打牢。
2.1 CMOS工艺发展史：从微米到纳米，再到硅光融合
CMOS工艺，说白了就是“互补金属氧化物半导体”的制造技术。它为什么能统治世界？因为功耗低、集成度高。我刚开始做芯片那会儿，主流还是0.18微米（180nm）工艺，现在呢？3nm都量产了。这背后是几十年的技术迭代。
我个人习惯把CMOS工艺发展分成几个阶段：
- 1970s-1980s：起步期。工艺节点从10μm降到1μm。那时候光刻用的是g-line（436nm）光源。我记得看过一篇老论文，一个芯片上只有几千个晶体管，现在呢？几百亿个。
- 1990s：成熟期。0.5μm到0.13μm，CMP（化学机械抛光）技术引入，铜互连开始替代铝。嗯，这里要注意，铜互连的引入是个大事件，因为它电阻更低，但工艺难度也大了不少。
- 2000s-2010s：纳米时代。90nm、65nm、45nm、28nm……高k/金属栅极、FinFET结构相继登场。为什么用FinFET？因为平面晶体管漏电太严重了，你想想看，栅极长度短到几十纳米，控制力就不够了。
- 2020s至今：后摩尔时代。3nm、2nm，以及——硅光集成。为什么硅光芯片现在火？因为CMOS工艺成熟，成本低，而且能跟电子芯片做在一个die上。我在项目中遇到过，把光收发器跟SerDes集成在一起，信号完整性好了不止一个量级。
核心观点：CMOS工艺的每一次进步，本质上都是“在更小的面积上，塞进更多的晶体管，同时控制功耗和漏电”。硅光芯片，则是把“光路”也塞进去。
2.2 标准CMOS工艺流程：一张图看懂
下面这张图是我自己画的，把标准CMOS流程简化成了几个核心步骤。你跟着走一遍，基本就明白芯片是怎么造出来的了。
这张图里，我特意加了一行“硅光芯片额外步骤”。为什么？因为硅光工艺不是另起炉灶，而是在标准CMOS流程里“插队”。比如，你要做硅波导，就在栅极形成之后、互连金属之前，加一步硅刻蚀。我在项目中遇到过，如果波导刻蚀这一步没控制好深度，整个芯片的插损就崩了。
2.3 关键工艺模块：光刻、刻蚀、沉积
这三个模块，是CMOS工艺的“三驾马车”。你设计得再好，光刻对不准、刻蚀有侧壁、沉积有应力，全都白搭。咱们一个一个说。
2.3.1 光刻：芯片制造的“印刷术”
光刻，就是把设计好的版图，转移到硅片上。说白了，就是“照相”。但这不是普通的照相，分辨率要到纳米级。
光刻的关键参数：
| 参数 | 说明 | 典型值（28nm节点） |
|---|---|---|
| 光源波长 | 决定最小线宽 | 193nm（ArF浸没式） |
| 数值孔径（NA） | 越大分辨率越高 | 1.35（浸没式） |
| 光刻胶 | 正胶/负胶 | 化学放大胶（CAR） |
| 套刻精度 | 层与层之间的对准误差 | < 5nm |
我个人习惯把光刻比作“用极细的笔在极小的纸上画画”。你想想看，28nm的线宽，相当于头发丝的几千分之一。稍微有点振动、温度波动，图案就歪了。
避坑指南：我曾经在做一个硅光芯片时，光刻胶的厚度没控制好，导致波导边缘粗糙度（LER）超标。后来发现是匀胶机的转速校准出了问题。所以，光刻前的“胶厚校准”千万别省。
2.3.2 刻蚀：把图案“刻”进硅片
光刻只是“画”出了图案，真正把图案转移到硅片上，靠的是刻蚀。刻蚀分两种：湿法刻蚀（用化学溶液）和干法刻蚀（用等离子体）。
干法刻蚀是主流，因为它各向异性好——说白了，就是能“垂直往下刻”，不会横向钻洞。对于硅光芯片，刻蚀的垂直度和侧壁粗糙度直接影响波导损耗。
刻蚀的几个关键指标：
- 选择比：刻蚀目标材料 vs 掩膜材料的速率比。选择比不够，掩膜先没了，图案就毁了。
- 刻蚀速率：太快了控制不住深度，太慢了产能低。
- 侧壁角度：理想情况是90°，实际能做到88°-89°就不错了。
警告：干法刻蚀会产生“聚合物残留”。我在项目中遇到过，刻蚀完波导后，侧壁上有一层聚合物没清干净，导致后续沉积的氧化硅粘附性差，直接分层了。所以，刻蚀后的“去胶+清洗”步骤，一定要做彻底。
2.3.3 沉积：一层一层“堆”出芯片
沉积，就是把各种材料（氧化硅、氮化硅、多晶硅、金属等）一层层“堆”到硅片上。常用的方法有：
- PECVD（等离子体增强化学气相沉积）：温度低（200-400°C），适合沉积氧化硅、氮化硅。硅光芯片的上包层常用这个。
- LPCVD（低压化学气相沉积）：温度高（600-800°C），膜质好，但热预算大。
- PVD（物理气相沉积）：用于溅射金属（铝、钛、铜等）。
- ALD（原子层沉积）：精度极高，每层只长几个原子，适合高k栅介质。
沉积的膜层质量，有几个关键参数：
| 参数 | 影响 | 典型要求 |
|---|---|---|
| 应力 | 应力过大会导致硅片翘曲，影响光刻对准 | < ±100 MPa |
| 均匀性 | 膜厚不均匀，波导有效折射率会变 | < 5%（片内） |
| 台阶覆盖 | 能否填满高深宽比的沟槽 | > 80% |
嗯，这里要特别说一下应力。硅光芯片对机械应力很敏感。我记得有一次，沉积的氧化硅应力太大，直接把下面的硅波导压出了双折射，导致偏振相关损耗（PDL）超标。后来我们换了一种沉积条件，把应力从+200 MPa降到了+20 MPa，问题才解决。
2.4 小结：工艺是设计的“地基”
这一章我们讲了CMOS工艺的发展史、标准流程，以及光刻、刻蚀、沉积这三个关键模块。说白了，工艺就是芯片的“地基”。你设计再牛，工艺做不出来，或者做出来性能差，都是白搭。
对于硅光芯片，尤其要注意：CMOS工艺是现成的，但光电器件对工艺的敏感度比纯电子器件高得多。比如，波导侧壁粗糙度、膜层应力、刻蚀深度，这些在纯CMOS里可能不是大问题，但在硅光里就是生死线。
一句话总结：做硅光芯片，你得懂CMOS工艺。不懂？那就跟我一起，一章一章学下去。