3. 阵列集成工艺：CMOS兼容工艺、倒装焊与硅通孔技术

好，咱们接着聊阵列集成。前面讲了探测器怎么设计、怎么选型，但真正让这些单元“拧成一股绳”的，是集成工艺。说白了，就是把几万、几十万个像素点，跟后端的读出电路可靠地连起来。

我个人习惯把集成工艺分成三个层次：工艺兼容性、互连方式、三维集成。咱们一个一个来拆解。

3.1 CMOS兼容工艺：能进同一个Fab才是真本事

做光电探测器阵列，最理想的情况是什么？就是探测器本身能用标准CMOS工艺做出来。这样你就不用专门开一条产线，成本直接降一个数量级。

但现实往往没那么美好。标准CMOS工艺是为逻辑电路优化的，对光电探测器来说，有几个硬伤：

• 衬底材料受限：标准CMOS用硅衬底，但近红外波段（>1.1μm）硅基本不吸收光。你要做InGaAs探测器？对不起，CMOS产线不让进。
• 掺杂浓度不匹配：探测器需要低掺杂浓度来形成耗尽层，但CMOS工艺为了抑制闩锁效应，衬底掺杂浓度偏高。
• 金属层遮挡：标准工艺的金属层会挡住入射光，你得专门做开口或波导耦合。

我在项目中遇到过一种折中方案：先用标准CMOS工艺把读出电路做出来，然后在晶圆级做背面减薄和背面入射。这样既利用了CMOS的高集成度，又解决了光路遮挡问题。嗯，这里要注意——减薄后的晶圆非常脆，拿取时要格外小心，我曾经有一批晶圆因为减薄后应力不均，裂了三分之一。

3.2 倒装焊：像素级互连的“老黄牛”

如果探测器材料和CMOS工艺实在不兼容，怎么办？那就分开做，再连起来。倒装焊（Flip-Chip Bonding）是目前最成熟、最可靠的方案。

你想想看，一个1024×1024的阵列，有一百万个像素点。每个像素点都要跟读出电路一一对应地连起来。用引线键合？那得焊到猴年马月去。倒装焊的优势就在这里：一次对准，全部焊完。

具体流程是这样的：

1. 在探测器阵列和读出电路的每个像素焊盘上，制作铟凸点或金凸点。
2. 用倒装焊机把两个芯片对准，施加压力和温度。
3. 凸点熔化，形成金属间化合物，完成电气连接。

倒装焊的良率主要取决于凸点均匀性和对准精度。我曾经遇到过一批探测器，边缘像素的凸点高度比中心低了0.5μm，结果边缘区域有20%的像素没焊上。后来我们改进了电镀工艺，把凸点高度均匀性控制在了±0.2μm以内，问题才解决。

3.3 硅通孔技术：三维集成的“高速公路”

倒装焊虽然好用，但它有个缺点：占面积。每个像素都要留出焊盘区域，像素间距很难做到10μm以下。这时候，硅通孔（TSV, Through Silicon Via）就派上用场了。

TSV说白了就是在硅片上打孔，然后填上导电材料，把正面和背面连起来。这样你就可以把探测器阵列和读出电路垂直堆叠，互连路径短、寄生参数小、集成密度高。

TSV的制作流程大致如下：

1. 深反应离子刻蚀（DRIE）：在硅片上刻出深孔，深宽比通常为10:1到20:1。
2. 绝缘层沉积：用PECVD沉积SiO₂，防止硅衬底与导电材料短路。
3. 阻挡层和种子层：溅射Ti/Cu或Ti/W作为阻挡层和电镀种子层。
4. 电镀填充：用电镀工艺把铜填进孔里。这一步最难，容易出现空洞。
5. 化学机械抛光（CMP）：把表面多余的铜磨掉，露出TSV两端。

3.4 三种工艺的对比与选择

说了这么多，到底该选哪种？我整理了一个对比表，方便你参考：

工艺	集成密度	成本	可靠性	适用场景
CMOS兼容	高（<5μm间距）	低	高	硅基探测器、可见光波段
倒装焊	中（10-50μm间距）	中	高	InGaAs、HgCdTe等非硅探测器
硅通孔	极高（<10μm间距）	高	中（热应力敏感）	三维堆叠、高密度阵列

我个人建议：如果探测器材料能用CMOS工艺做，优先选CMOS兼容方案。如果不行，倒装焊是“万金油”，成熟可靠。只有当你对像素间距有极致要求（比如<10μm）时，才考虑TSV。

3.5 核心逻辑框架图

下面这张图总结了三种工艺的核心逻辑和适用边界：

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