2、电源架构设计：系统电源树规划、LDO与DC-DC选型对比、电源纹波与噪声要求、上电时序设计
做热成像系统，电源设计是基础中的基础。我见过不少项目，光学设计、FPGA逻辑都调通了，结果一上电，图像全是横纹，或者系统莫名其妙重启。查到最后，十有八九是电源出了问题。
说白了，热成像系统的电源架构，就是给每一颗芯片、每一个传感器分配好“口粮”。既要管饱，还要管好。今天我就把这块掰开了揉碎了讲清楚。
2.1 系统电源树规划
拿到一个热成像项目，我习惯先画电源树。这就像盖房子先画结构图，不能省。
一个典型的热成像系统，核心功耗器件包括：
- 红外探测器：通常需要多路电压，比如模拟3.3V、数字1.8V、高压偏置（如5V或12V）。探测器对噪声极其敏感，尤其是模拟供电。
- FPGA/SoC：核心电压（0.95V~1.1V）、IO电压（1.8V/3.3V）、DDR内存电压（1.35V/1.5V）。电流大，动态响应要求高。
- 模拟前端（AFE）：低噪声LDO供电，通常3.3V或2.5V。
- 电机驱动（调焦/云台）：12V或24V，电流大，但噪声容忍度高。
- 接口电路（USB/HDMI/以太网）：5V或3.3V。
我一般会按“模拟域”和“数字域”把电源树分成两路。模拟域用LDO，数字域用DC-DC。为什么？你想想看，探测器输出的微弱信号，如果被DC-DC的开关噪声耦合进去，那图像上就是一片雪花。
核心原则：模拟电源与数字电源物理隔离，地平面分割，单点接地或使用磁珠/0欧电阻跨接。
下面是我画的一个简化版电源树结构图，你可以参考一下：
我的习惯：在电源树规划阶段，我会预留10%~20%的电流裕量。别问我为什么，有一次项目量产，发现探测器批次差异导致电流大了15%，要不是预留了裕量，整个批次都得返工。
2.2 LDO与DC-DC选型对比
很多新手会问：到底用LDO还是DC-DC？我的回答是：看场景。
咱们直接上对比表，一目了然：
| 对比项 | LDO（低压差线性稳压器） | DC-DC（开关稳压器） |
|---|---|---|
| 效率 | 低（约40%~60%），压差越大效率越低 | 高（80%~95%），适合大压差 |
| 输出纹波 | 极低（< 10μVrms） | 较高（10~50mVpp），需后级滤波 |
| 噪声 | 极低，适合模拟电路 | 有开关噪声，频谱丰富 |
| 输出电流 | 小（通常< 1A） | 大（几A到几十A） |
| 电路复杂度 | 简单，外围元件少（1~2个电容） | 复杂，需要电感、二极管、反馈网络 |
| 成本 | 较低 | 较高（含外围元件） |
| 适用场景 | 探测器模拟供电、AFE、PLL、时钟 | FPGA核心、DDR、电机、接口 |
我个人习惯是：能用DC-DC的地方尽量用DC-DC，因为效率高、发热小。但到了探测器、模拟前端这些“娇贵”的器件，必须上LDO。
举个例子。我之前做一款手持热成像，探测器需要3.3V模拟供电。我一开始图省事，直接从5V用DC-DC转3.3V给探测器供电。结果图像上全是50kHz的开关噪声条纹。后来老老实实加了一颗超低噪声LDO（比如TPS7A47系列），纹波从30mVpp降到了5μVpp以下，图像瞬间干净了。
注意：LDO虽然噪声低，但效率也低。如果输入5V输出1.1V给FPGA核心，电流2A，那LDO上消耗的功率就是(5-1.1)*2 = 7.8W！这热量足够把芯片烧糊了。所以大压差、大电流的场景，必须用DC-DC。
2.3 电源纹波与噪声要求
热成像系统对电源纹波的要求，比普通消费电子严格得多。为什么？因为探测器输出的是微伏级的模拟信号，任何电源上的波动都会被放大。
我整理了一个典型的热成像系统电源噪声要求表：
| 供电对象 | 电压 | 纹波要求（峰峰值） | 噪声带宽 | 推荐方案 |
|---|---|---|---|---|
| 红外探测器（模拟） | 3.3V / 5V | < 5mVpp | DC ~ 1MHz | 超低噪声LDO + π型滤波 |
| 模拟前端（AFE） | 2.5V / 3.3V | < 10mVpp | DC ~ 100kHz | 低噪声LDO |
| FPGA核心 | 0.95V ~ 1.1V | < 30mVpp | DC ~ 20MHz | DC-DC + 多颗MLCC去耦 |
| DDR内存 | 1.35V / 1.5V | < 50mVpp | DC ~ 10MHz | DC-DC + 终端稳压 |
| 电机驱动 | 12V / 24V | < 200mVpp | DC ~ 1kHz | DC-DC + 电解电容 |
这里有个关键点：纹波和噪声是两回事。纹波是开关频率的周期性波动，噪声是随机的高频分量。对于热成像系统，我们更关心的是噪声，尤其是1/f噪声和宽带噪声。
我曾经在一个项目中，探测器供电用了普通的LDO，纹波指标达标了，但图像在低增益下总有“闪烁”感。后来用频谱仪一测，发现LDO在10Hz~100Hz频段有较大的1/f噪声。换了一颗噪声密度更低的LDO（比如LT3045），问题就解决了。
避坑指南：选LDO时，别只看PSRR（电源抑制比）在100Hz的值。热成像系统更关心1kHz~1MHz的PSRR。很多LDO在低频PSRR很高，但到了几百kHz就掉得厉害。我建议选PSRR在1MHz时仍大于60dB的型号。
2.4 上电时序设计
上电时序，说白了就是先给谁供电，后给谁供电。顺序搞反了，轻则系统不启动，重则烧芯片。
以FPGA为核心的系统为例，典型的上电时序要求是：
- 先给IO电压（3.3V/1.8V）：FPGA的IO口先上电，确保引脚状态确定。
- 再给核心电压（0.95V~1.1V）：核心电压后上电，避免IO口漏电。
- 最后给DDR电压（1.35V）：DDR电压可以稍晚，但必须在FPGA配置完成前稳定。
- 探测器供电：探测器的高压偏置必须等数字供电稳定后再上，否则可能损坏探测器。
我习惯用电源监控芯片（如TPS3808）或FPGA的GPIO来控制使能引脚，实现时序控制。简单点说，就是前一级电源的“Power Good”信号，去控制后一级电源的EN引脚。
举个例子，一个简单的时序控制电路：
// 伪代码：上电时序控制逻辑
if (VCC_IO_3V3 > 3.0V) {
// 3.3V IO 电源稳定
EN_VCC_CORE = 1; // 使能核心电压
}
if (VCC_CORE > 0.9V) {
// 核心电压稳定
EN_VCC_DDR = 1; // 使能DDR电压
EN_DET_BIAS = 1; // 使能探测器偏置
}警告：千万不要忽略下电时序！有些芯片要求下电顺序与上电相反。如果下电时核心电压掉得比IO快，IO口可能会通过ESD二极管向核心灌电流，导致芯片闩锁（Latch-up）。我见过不止一次因为下电时序问题烧FPGA的案例。
嗯，电源架构设计这块，内容确实不少。但只要你把电源树规划好，LDO和DC-DC选对，纹波噪声控制住，上电时序理清楚，热成像系统的电源就稳了一大半。剩下的，就是PCB布局布线的功夫了。