4. 芯片尺寸效应：微米级LED的侧壁缺陷与漏电机制
做MicroLED的人，迟早都会撞上这个坎——芯片越小，漏电越大。我刚开始接触这个课题时，心里还嘀咕：不就是把LED做小嘛，能有多大差别？结果第一批小尺寸芯片测试数据出来，直接给我上了一课。
今天咱们就聊聊这个“尺寸效应”到底是怎么回事。说白了，就是当LED从毫米级缩小到微米级时，侧壁面积占比急剧上升，那些原本可以忽略的缺陷，突然就成了主角。
4.1 侧壁缺陷从哪来？
MicroLED的制造离不开干法刻蚀。ICP-RIE或者RIE，不管用哪种，高能离子轰击都会在侧壁留下伤痕。我见过不少团队，光刻做得漂漂亮亮，一到刻蚀就翻车。
侧壁缺陷主要有三类：
- 晶格损伤：离子轰击导致原子排列错乱，形成非辐射复合中心
- 悬挂键：刻蚀打断化学键，留下未饱和的悬空键
- 表面污染：刻蚀副产物或光刻胶残留，引入杂质能级
这些缺陷会形成额外的漏电路径。你想想看，原本电子应该老老实实穿过量子阱发光，结果半路被缺陷“截胡”了，能量以热的形式散掉，漏电就来了。
核心结论：侧壁缺陷密度通常在10¹²~10¹³ cm⁻²量级，对于大尺寸LED（>100μm）影响不大，但当芯片尺寸缩小到10μm以下时，侧壁面积与有源区面积之比急剧增大，漏电占比呈指数级上升。
4.2 漏电机制深度拆解
我习惯把MicroLED的漏电分成三种机制，这样调试时思路更清晰：
| 漏电类型 | 物理机制 | 典型特征 | 尺寸敏感度 |
|---|---|---|---|
| 表面复合漏电 | Shockley-Read-Hall复合 | 低电压下线性增加 | 极高 |
| 陷阱辅助隧穿 | Fowler-Nordheim隧穿 | 高电压下指数上升 | 中等 |
| 欧姆漏电 | 金属污染或短路 | 线性I-V特性 | 低 |
这里我要特别强调一下表面复合漏电。我在项目中遇到过一批10μm×10μm的蓝光芯片，正向电压2.5V时漏电流已经达到10⁻⁸A量级，比理论值高了三个数量级。后来用TEM一看，侧壁损伤层厚度大约50nm，这就是罪魁祸首。
我的调试习惯：拿到一批新尺寸的芯片，先做变温I-V测试。低温下（77K）漏电明显下降，说明表面复合占主导；如果低温下漏电变化不大，那就要怀疑欧姆漏电了。
4.3 尺寸效应的量化分析
咱们来算一笔账。假设一个MicroLED的侧壁缺陷密度为Ds，芯片边长为L，那么：
- 有源区面积：A = L²
- 侧壁面积：S = 4 × L × h（h为外延层厚度）
- 侧壁漏电占比：∝ S/A = 4h/L
当L从100μm缩小到10μm，侧壁漏电占比直接放大10倍。如果继续缩小到5μm，那就是20倍。嗯，这里要注意，这个比例关系是线性的，但实际漏电增长往往是非线性的——因为小尺寸下缺陷的相互作用更复杂。
// 一个简单的漏电估算模型
// 假设：侧壁缺陷密度 5e12 cm⁻²，有源区漏电密度 1e-6 A/cm²
def estimate_leakage(L_um, h_um=0.5):
L_cm = L_um * 1e-4
h_cm = h_um * 1e-4
# 有源区漏电
I_active = 1e-6 * (L_cm**2)
# 侧壁漏电（经验公式）
D_s = 5e12 # 缺陷密度 cm⁻²
I_sidewall = 1e-18 * D_s * (4 * L_cm * h_cm)
return I_active + I_sidewall
# 不同尺寸下的漏电
for size in [100, 50, 20, 10, 5]:
I = estimate_leakage(size)
print(f"{size}μm: {I:.2e} A")
这个模型虽然粗糙，但能帮你快速判断问题所在。我记得有一次，客户反馈5μm芯片的漏电超标，我用这个模型一算，发现侧壁漏电已经占了总漏电的80%以上。那就别折腾有源区了，直接优化侧壁钝化工艺吧。
4.4 侧壁钝化：实战中的“救命稻草”
既然侧壁缺陷是元凶，那怎么处理？目前业界主流方案是侧壁钝化。我踩过不少坑，总结出几条经验：
- ALD沉积Al₂O₃：我个人最推荐的方法。原子层沉积可以做到保形覆盖，厚度精确控制在5-10nm。我在项目中用Al₂O₃钝化后，10μm芯片的漏电降低了两个数量级。
- 等离子体处理：用N₂O或NH₃等离子体处理侧壁，可以部分修复悬挂键。但要注意，处理时间过长反而会引入新的损伤。
- 湿法修复：稀释的KOH或TMAH溶液可以轻微腐蚀损伤层。我曾经试过，效果不错，但工艺窗口很窄，一不小心就把侧壁刻蚀过度了。
避坑指南：我曾经在钝化层厚度上栽过跟头。Al₂O₃太薄（<3nm）覆盖不完整，漏电改善有限；太厚（>20nm）又会引入应力，导致芯片翘曲。建议从5nm开始试，逐步优化。
4.5 尺寸效应的设计对策
除了工艺优化，设计上也可以做一些文章。我整理了几种常见策略：
- 采用台面结构：将p-n结做在台面顶部，侧壁只经过p型层，避开有源区。这个方案对红光MicroLED特别有效。
- 增加隔离沟槽：在芯片之间刻蚀深沟槽，填充绝缘材料。虽然增加了工艺步骤，但能有效阻断横向漏电。
- 优化电极设计：避免电极直接接触侧壁。我见过一些设计，电极pad刚好压在侧壁上方，漏电直接翻倍。
这里我画了一张图，把尺寸效应的核心逻辑串起来，方便你理解：
这张图把尺寸效应的因果链理清楚了。从芯片缩小开始，到侧壁占比增加，再到三种漏电机制被激活，最后导致效率下降。你调试的时候，顺着这个链条反向排查，往往能快速定位问题。
4.6 实战中的几个关键指标
最后，我分享几个在量产线上常用的判断标准。这些数字是我从多个项目里总结出来的，不一定绝对准确，但可以作为参考：
- 10μm芯片：正向2.5V下漏电流应 < 1×10⁻⁹ A，否则侧壁钝化大概率有问题
- 5μm芯片：漏电流 < 5×10⁻¹⁰ A 算合格，< 1×10⁻¹⁰ A 算优秀
- 3μm芯片：这个尺寸下漏电控制是最大挑战，建议配合台面结构使用
一个小技巧：测试时别忘了做光致发光（PL） mapping。如果芯片边缘的PL强度明显低于中心区域，那侧壁缺陷基本实锤了。这个比单纯测I-V更直观。
尺寸效应是MicroLED量产路上绕不开的坎。但只要理解了侧壁缺陷的物理本质，再配合合适的钝化工艺和设计优化，这个难题是可以攻克的。我见过太多团队在这个问题上反复折腾，其实说白了，就是没把侧壁当回事。你把它重视起来，问题就解决了一半。