一、信号反射：高速设计中的“回音”现象
做高速PCB设计的朋友，一定对信号反射不陌生。说白了，它就像你在山谷里喊话，声音撞到山壁又弹回来。在电路里，信号沿着传输线跑，遇到阻抗突变的地方，一部分能量就会反弹回来。
我刚开始做DDR3设计时，就吃过这个亏。板子调出来，眼图惨不忍睹，波形上全是毛刺。查了两天才发现，是走线过孔处的阻抗不连续导致的反射。嗯，从那以后，我对反射问题就格外上心了。
1.1 反射产生的机理
反射的本质是什么？我们来看一个简单的模型。
信号在传输线上传播时，每时每刻都会“看到”一个瞬时阻抗Z0。当它到达负载端，如果负载阻抗ZL不等于Z0，就会发生反射。反射系数Γ定义为：
Γ = (ZL - Z0) / (ZL + Z0)这个公式很关键。你想想看：
- 当ZL = Z0时，Γ = 0，没有反射——这是理想情况
- 当ZL = ∞（开路）时，Γ = 1，全反射，信号电压翻倍
- 当ZL = 0（短路）时，Γ = -1，全反射，信号电压反相
核心要点：反射系数只取决于阻抗不连续的程度。阻抗变化越大，反射越严重。
我在项目中遇到过一种情况：走线从表层换到内层，过孔阻抗没控制好，反射系数达到了0.3。结果就是，信号过冲严重，接收端的逻辑判断经常出错。后来加了背钻，优化了过孔结构，才把问题解决。
1.2 反射对信号质量的影响
反射会带来哪些问题？我总结了几点：
- 过冲和下冲：反射波叠加到原始信号上，导致电压超出正常范围
- 振铃：信号在源端和负载端之间来回反射，形成振荡
- 台阶效应：反射波延迟到达，在信号跳变沿上形成“台阶”
- 时序抖动：反射改变了信号到达阈值电压的时间点
你想想看，如果过冲太大，可能会击穿接收端的输入保护二极管。下冲太深，又可能导致误触发。这些都是实际项目中常见的坑。
注意：反射问题在低速设计中可以忽略，但在信号上升时间小于2倍传输线延迟时，就必须认真对待。一般经验是，走线长度超过上升沿对应波长的1/6，就要考虑端接。
二、端接策略：给信号一个“安静”的终点
既然反射是因为阻抗不匹配引起的，那解决方案就很直接了——让阻抗匹配。端接，就是在传输线的源端或末端，加上合适的电阻，吸收反射能量。
我个人习惯把端接分为两大类：源端端接和末端端接。它们各有各的适用场景，选错了反而会添乱。
2.1 源端端接（串联端接）
源端端接，就是在驱动器的输出端串联一个电阻Rs。这个电阻加上驱动器的输出阻抗Rd，要等于传输线的特性阻抗Z0。
Rs + Rd = Z0举个例子：如果驱动器的输出阻抗是17Ω，传输线阻抗是50Ω，那串联电阻就是33Ω。
工作原理：
- 驱动器输出的信号，先被Rs和Rd分压，幅度减半
- 信号到达负载端，遇到高阻抗（通常是CMOS输入），发生正反射
- 反射波回到源端，被匹配的阻抗吸收，不再反弹
我在项目中用过很多次源端端接。它的好处很明显：
- 功耗低，因为只有信号跳变时才消耗电流
- 不需要额外的参考电压
- 适合点对点的连接
实战技巧：串联电阻要尽量靠近驱动器的输出引脚放置。我见过有人把电阻放在走线中间，结果反射问题根本没解决。记住，端接电阻的位置决定了它的效果。
2.2 末端端接（并联端接）
末端端接，就是在接收端并联一个电阻到地或到电源。常见的有三种形式：
| 类型 | 接法 | 特点 |
|---|---|---|
| 并联到地 | Rt接到GND | 简单，但直流功耗大 |
| 并联到电源 | Rt接到VTT | 需要额外的参考电压 |
| 戴维南端接 | 两个电阻分压 | 兼顾匹配和电平，但功耗翻倍 |
| AC端接 | 串联电容再接地 | 只匹配交流信号，无直流功耗 |
末端端接的优点是匹配效果好，信号完整性高。但代价是功耗大——每个信号都要消耗直流电流。我记得在一个DDR4项目中，用了40多路并联端接，光端接电阻的功耗就占了总功耗的15%。
选型建议：如果对功耗敏感，优先考虑源端端接或AC端接。如果信号速率极高（>1Gbps），末端端接的效果更稳定。
三、端接电阻的选型与布局
选好了端接策略，接下来就是电阻的选型和布局了。这一步看似简单，但细节决定成败。
3.1 电阻选型要点
端接电阻不是随便拿个电阻就能用的。我总结了几条选型原则：
- 精度：一般要求1%或更高。5%的电阻误差太大，匹配效果会打折扣
- 功率：根据信号频率和电压计算功耗。高频信号虽然平均功率不大，但峰值功率要考虑
- 封装：0402和0603是主流。封装太大，寄生电感会影响高频性能
- 温度系数：50ppm/℃以内比较稳妥
我曾经在一个项目中用了0805封装的端接电阻，结果在2.5Gbps速率下，信号质量始终不达标。后来换成0402，问题就解决了。为什么？因为小封装的寄生电感更小，高频特性更好。
避坑指南：不要用绕线电阻做端接！它的寄生电感太大，在高频下会变成电感，完全破坏匹配效果。我见过有人图便宜用了绕线电阻，结果眼图直接闭合了。
3.2 布局布线规则
端接电阻的布局，核心原则就一条：尽可能靠近目标引脚。
具体来说：
- 源端串联电阻：距离驱动器输出引脚不超过200mil
- 末端并联电阻：距离接收器输入引脚不超过200mil
- 戴维南端接的两个电阻：要成对放置，紧挨着
- AC端接的电容：先靠近接收端，电阻再靠近电容
我习惯在布局时，先把端接电阻放在对应引脚旁边，再走线。如果空间紧张，可以用0Ω电阻预留位置，调试时再换上合适的阻值。
3.3 常见问题与调试方法
端接做完了，怎么验证效果？我一般用TDR（时域反射计）来测量。TDR可以直观地看到传输线上阻抗变化的位置和大小。
如果没有TDR，也可以用示波器看波形：
- 过冲小于信号幅度的10%，基本合格
- 振铃幅度小于信号幅度的5%，算优秀
- 台阶效应不明显，说明反射控制得好
调试时，我建议先仿真再实测。用HyperLynx或ADS建个简单的模型，把端接电阻值扫一遍，找到最优值。然后焊上对应的电阻，实测验证。这样效率最高。
我的习惯：在原理图上，端接电阻的阻值不要写死。写成“33Ω（调试确定）”或者“0Ω/33Ω/49.9Ω可选”。这样板子回来后，可以根据实测结果灵活调整。
四、知识体系总览
为了让你更直观地理解本章的内容，我画了一张图。它把信号反射和端接的核心逻辑串起来了。
这张图把反射机理、端接策略、选型布局、问题影响和调试方法串在了一起。你可以把它当作一个快速参考，做设计时对照着检查。
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