第1章：双核架构设计原理——DSP+FPGA如何协同工作
各位同学，大家好。我是你们这门课的老朋友。今天咱们聊聊双核架构的核心——DSP+FPGA到底怎么配合干活。
说实话，我最早接触这个组合时，也觉得挺玄乎。一个负责算，一个负责管，听起来简单，真做起来坑不少。我踩过的坑，今天都给你们摆出来。
1.1 协同工作模式：谁主谁从？
DSP和FPGA协同，说白了就三种模式：
- 主从模式：DSP当大脑，FPGA当手脚。DSP发指令，FPGA执行。我早期做的一个项目就是这种，简单稳定。
- 对等模式：两边平起平坐，各管一摊。FPGA处理高速信号，DSP做复杂算法。嗯，这种模式灵活性高，但通信设计要小心。
- 流水线模式：数据流从FPGA进来，预处理后丢给DSP，DSP算完再送回FPGA输出。我在伺服驱动里常用这种，实时性最好。
核心观点：没有最好的模式，只有最合适的。选型时先问自己：实时性要求多高？数据量多大？算法多复杂？
1.2 任务划分原则：别让DSP干FPGA的活
任务怎么分？我有个简单粗暴的原则：
- FPGA干的事：高速、重复、确定性强的活。比如编码器信号解码、PWM生成、电流环采样。这些活FPGA干起来跟喝水一样轻松。
- DSP干的事：复杂、多变、需要决策的活。比如速度环、位置环算法、通信协议解析、故障诊断。
举个例子。我做过一个伺服项目，一开始把电流环放DSP里跑，结果发现采样频率上不去。后来挪到FPGA里，采样率直接从10kHz飙到100kHz。你想想看，这就是没分好工的代价。
避坑指南：我曾经把编码器滤波算法放DSP里做，结果CPU占用率飙到80%。后来改成FPGA硬件滤波，占用率直接降到5%。记住：能用硬件解决的，别用软件折腾。
1.3 通信接口选择：EMIF、XINTF、SPI、PCIe怎么选？
接口选型，我见过太多人纠结了。直接上干货：
| 接口 | 带宽 | 延迟 | 适用场景 | 我的建议 |
|---|---|---|---|---|
| EMIF | 高（100MB/s+） | 低（ns级） | 大数据块传输 | 首选，稳定可靠 |
| XINTF | 中（50MB/s） | 中（us级） | 中等数据量 | 兼容性好 |
| SPI | 低（10MB/s） | 高（ms级） | 小数据、配置 | 简单但慢 |
| PCIe | 极高（GB/s） | 极低 | 高端伺服 | 复杂但强大 |
我个人习惯：能用EMIF就别用SPI。为什么？EMIF像高速公路，SPI像乡间小道。你想想看，伺服驱动里数据量动不动就是几MB/s，SPI那点带宽根本不够看。
但话说回来，SPI也有它的好处——简单。我有个小项目，只需要传几个参数，用SPI就搞定了，省了不少布线功夫。
1.4 数据流设计：数据怎么跑？
数据流设计，说白了就是回答三个问题：数据从哪来？到哪去？中间怎么处理？
我画了个图，你们看看：
看到没？数据从编码器、电流传感器进FPGA，FPGA做完预处理，通过EMIF丢给DSP。DSP算完速度环、位置环，再把结果送回FPGA生成PWM。整个过程环环相扣，缺一不可。
1.5 实时性分析：你的系统能跑多快？
实时性，说白了就是「数据从进来到出去，到底花了多少时间」。我见过太多人忽略这个，结果系统跑起来各种抖。
影响实时性的因素，我总结了三板斧：
- 通信延迟：数据从FPGA到DSP，走EMIF大概几十纳秒，走SPI可能要几微秒。别小看这几微秒，在伺服系统里可能就是几度的相位滞后。
- 处理时间：DSP算一个速度环要多久？FPGA做一次滤波要多久？这些都得算清楚。我习惯用示波器量一下GPIO翻转时间，简单粗暴。
- 任务调度：DSP里任务优先级怎么排？中断响应时间多少？嗯，这里有个坑——别把所有中断优先级设成一样，否则高优先级任务会被堵死。
警告：我曾经在一个项目里，把电流环中断和通信中断设成同一优先级。结果通信一忙，电流环就被卡住，电机直接抖成筛子。后来改成电流环优先级最高，问题才解决。
最后说一句：实时性不是算出来的，是测出来的。别光看数据手册，拿示波器量一量，拿逻辑分析仪抓一抓，比什么都靠谱。
好了，这一章就聊到这儿。记住：DSP+FPGA协同，核心是分工明确、通信高效、实时可控。下一章咱们聊聊具体怎么搭开发环境，到时候见。