第4章采样过程

4. 采样过程：理想采样模型，采样开关与采样序列

好，咱们今天聊聊采样。说实话，采样是整个数字信号处理的起点。你想想看，现实世界里的信号都是连续的——声音、电压、温度，这些都是模拟量。但计算机只能处理离散的数字。怎么把连续信号变成离散序列？这就是采样要干的事。

我个人习惯把采样比作「拍照」。你拿手机拍一段运动视频，实际上是在连续的时间轴上，每隔固定间隔抓取一帧画面。采样也是这个道理——每隔一个固定的时间间隔，去「抓」一下信号的瞬时值。

先看最理想的情况。什么叫理想采样？说白了，就是用一个无限窄的脉冲，去乘上我们的连续信号。

数学上，我们定义一个周期冲激串：

p(t) = Σ δ(t - nTₛ)   (n从 -∞ 到 +∞)

其中 Tₛ 是采样周期，fₛ = 1/Tₛ 是采样频率。

那么采样后的信号 xₛ(t) 就是：

xₛ(t) = x(t) · p(t) = Σ x(nTₛ) · δ(t - nTₛ)

嗯，这里要注意：理想采样得到的是一串冲激函数，每个冲激的强度等于原始信号在该时刻的瞬时值。这在实际电路中是不可能实现的——没有哪个开关能瞬间开闭。但作为理论模型，它非常有用。

核心要点：理想采样模型把连续时间信号映射成了一个离散时间序列。这个序列保留了原始信号在采样点上的全部信息。至于能不能从这些离散点恢复出原始信号，那就是采样定理要回答的问题了。

理论归理论，真到硬件实现的时候，你会发现理想冲激根本造不出来。我在项目中遇到过这个问题——早期用分立元件搭采样电路，开关的导通时间、关断泄漏、电荷注入，每一个都是坑。

实际采样开关通常用 MOSFET 实现。一个简单的采样开关电路长这样：

模拟输入 —— [MOSFET开关] —— 采样电容 —— 地
                 ↑
            控制时钟 φ

时钟 φ 为高电平时，MOSFET 导通，输入信号给电容充电；时钟为低电平时，MOSFET 关断，电容保持住采样瞬间的电压值。

这里有几个关键参数：

我曾经踩过的坑：有一次做高速数据采集卡，采样率设到 100MSPS，结果测出来的信号总是有毛刺。查了两天才发现是采样开关的孔径时间太大，导致高频信号采样时刻抖动严重。后来换了更高速的采样保持芯片才解决。

采样之后，我们得到的是一个离散时间序列。通常用 x[n] 来表示：

x[n] = x(nTₛ)   (n = 0, ±1, ±2, ...)

这个序列在时域上是离散的，在幅值上仍然是连续的——也就是说，它还是模拟量。要让计算机处理，还得经过量化。但那是下一章的内容，咱们先不展开。

采样序列的频域特性很有意思。我建议你记住这个结论：

时域采样 → 频域周期延拓

采样后的信号频谱 Xₛ(f) 是原始信号频谱 X(f) 以采样频率 fₛ 为周期的无限重复：

Xₛ(f) = (1/Tₛ) · Σ X(f - k·fₛ)   (k从 -∞ 到 +∞)

为什么会这样？说白了，时域相乘对应频域卷积。冲激串的傅里叶变换还是冲激串，只不过在频域上间隔变成了 fₛ。两个信号卷积，结果就是把原始频谱搬移到每个冲激的位置上。

你想想看，如果原始信号的最高频率分量超过了 fₛ/2，这些搬移后的频谱就会重叠在一起——这就是混叠。嗯，混叠一旦发生，你就再也无法从采样序列中恢复出原始信号了。

下面这张图总结了采样过程的核心逻辑：

我的一个小习惯：做系统设计时，我总会在纸上先画出这个结构图。从连续信号开始，一步步走到采样序列，再标出每个环节的关键参数和潜在风险。这样不容易漏掉细节。

聊了这么多理论，最后说点实际的。如果你正在设计一个采样系统，这几个点一定要想清楚：

采样频率的选择：理论上 fₛ ≥ 2fₘₐₓ 就够了，但实际工程中我一般留 2.5~5 倍的裕量。比如信号最高频率 10MHz，采样率至少 25MHz 起步。
抗混叠滤波器：采样之前一定要加低通滤波器。我曾经见过有人省掉这个滤波器，结果采样后的信号面目全非——高频分量混叠到低频段，怎么处理都救不回来。
时钟抖动：采样时钟的抖动会直接转化为采样值的噪声。对于高精度应用，时钟的 RMS 抖动要控制在皮秒级别。
采样保持时间：给采样电容充电需要时间。如果信号变化太快，电容来不及跟踪，就会引入失真。

避坑指南：我曾经在一个项目中，ADC 的采样时钟用了板上的普通晶振，结果测出来的信噪比始终达不到 datasheet 标称值。后来换成低抖动时钟源，信噪比直接提升了 6dB。时钟抖动这个坑，真的很容易被忽视。

好了，关于采样过程就聊到这里。记住一句话：采样做不好，后面全是白搭。无论是数字滤波器、FFT 还是自适应算法，都建立在正确的采样基础之上。

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