1. DSP内存架构概览：从哈佛到C66x的存储世界
大家好，我是你们的老朋友。今天咱们聊聊DSP的内存架构。说实话，搞DSP开发这么多年，我见过太多工程师在内存上栽跟头。内存用不好，再强的DSP也白搭。这一章，咱们把基础打牢。
1.1 哈佛架构 vs 冯诺依曼架构：两条路的选择
先问个问题：为什么DSP普遍用哈佛架构，而PC用冯诺依曼？
冯诺依曼架构，说白了就是程序和数据共用一条总线。你想想看，CPU取指令的时候不能读写数据，读写数据的时候不能取指令——这不就堵车了吗？
哈佛架构就不一样。它把程序存储器和数据存储器分开，各走各的路。取指令和读写数据可以同时进行。我在项目中遇到过，同样的算法，在哈佛架构上跑比冯诺依曼快了将近一倍。这就是并行性的威力。
核心区别一句话总结：
- 冯诺依曼：一条总线，串行操作，结构简单但效率低
- 哈佛架构：两条总线，并行操作，结构复杂但效率高
不过，现代DSP其实用的是改进型哈佛架构。什么意思？就是允许程序空间和数据空间有一定程度的共享。嗯，这里要注意，不是完全隔离，而是灵活互通。
1.2 DSP内部存储层次结构：L1/L2/L3三级缓存
搞过嵌入式的人都知道，存储器的速度永远跟不上CPU。DSP也一样。为了解决这个矛盾，TI搞了一套三级存储体系。
L1存储器：紧贴CPU核心，速度最快。TMS320C66x的L1分为L1P（程序）和L1D（数据），各32KB。我习惯把最热门的循环代码和频繁访问的数据放L1。注意，L1通常不能太大，否则访问延迟会上去。
L2存储器：容量大一些，C66x上通常是256KB到1MB。速度比L1慢，但比外部DDR快得多。我一般把中等频率调用的函数和中等大小的数据缓冲区放L2。
L3存储器：就是外部DDR。容量大，但延迟也大。适合放不常用的代码和大块数据。
我的经验： 做实时信号处理时，一定要把关键路径上的数据放在L1或L2。我曾经有个项目，把FFT的旋转因子表放在L3，结果性能死活上不去。后来挪到L1D，速度直接翻倍。
为什么会这样？因为DSP访问L1只需要1个时钟周期，访问L3可能要几十甚至上百个周期。你想想看，如果频繁访问L3，CPU大部分时间都在等数据，那还谈什么实时性？
1.3 TMS320C66x内存映射表：你的地址地图
搞DSP开发，内存映射表就是你的地图。不看地图就上路，迟早迷路。
下面是C66x系列典型的内存映射表（以C6678为例）：
| 起始地址 | 结束地址 | 大小 | 描述 |
|---|---|---|---|
| 0x00800000 | 0x008FFFFF | 1MB | L2 SRAM (可配置为缓存) |
| 0x00E00000 | 0x00E07FFF | 32KB | L1P SRAM (程序缓存) |
| 0x00F00000 | 0x00F07FFF | 32KB | L1D SRAM (数据缓存) |
| 0x80000000 | 0x8FFFFFFF | 256MB | DDR3 外部存储器 |
| 0x01800000 | 0x0180FFFF | 64KB | 多核共享存储器 (MSM) |
避坑指南： 我曾经把一个大数组定义在默认的DDR段，结果程序跑起来奇慢无比。后来才发现，应该用#pragma DATA_SECTION把关键数据放到L2或L1D里。记住：编译器不会自动帮你优化数据位置，你得自己动手。
实际开发中，我建议你这样分配：
- 中断服务程序 → L1P
- 实时性要求高的数据 → L1D
- 中等优先级函数 → L2
- 初始化代码、不常用函数 → DDR
1.4 知识体系总览图
下面这张图，是我自己画的。它把本章的核心知识点串在了一起。你保存下来，以后复习时看一眼就明白了。
这张图把三个核心知识点串起来了。左边是架构对比，中间是存储层次，右边是具体地址。你对照着看，思路会清晰很多。
1.5 实战建议：如何用好DSP内存
说了这么多理论，来点实际的。我总结了几条经验：
- 先看数据访问频率：高频数据放L1，中频放L2，低频放DDR。别一股脑全塞L1，空间不够。
- 注意缓存一致性：多核DSP里，一个核改了L1数据，另一个核可能看不到。我吃过这个亏，后来加了
__mfence()才解决。 - 用Linker命令文件控制内存布局：别依赖编译器默认分配。自己写.cmd文件，把关键段放到指定位置。
- 实测验证：用Profile工具看实际访存延迟。有时候你以为数据在L1，其实被挤到L2了。
一个小技巧： 调试时，可以在关键代码前后插入TSCL寄存器读取，计算实际执行周期。如果发现访存延迟异常高，八成是数据没放在正确的位置。
好了，这一章就到这里。内存架构是DSP开发的基石，搞懂了它，后面的数据流设计才能游刃有余。下一章咱们聊聊数据流设计的具体方法，到时候见。
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