4、eMMC/UFS存储设计：存储接口协议、信号完整性、布局布线要点

存储这块，说实话是座舱系统里最容易出“软故障”的地方。你代码写得再好，系统优化得再溜，存储芯片一掉链子，车机启动慢、应用卡顿、甚至黑屏重启，用户第一个骂的就是你。今天咱们就聊聊MTK8678上怎么搞定eMMC和UFS的设计。

4.1 存储接口协议：eMMC vs UFS，怎么选？

先搞清楚一个基本问题：MTK8678同时支持eMMC 5.1和UFS 2.1/3.0。但你别以为随便选一个就行，这里头门道不少。

eMMC 5.1，说白了就是老将。8位并行数据线，时钟频率最高200MHz，HS400模式下理论带宽约400MB/s。我做过一个项目，客户非要省成本用eMMC，结果开机时间硬是比UFS方案慢了3秒。嗯，对于座舱这种对启动时间敏感的场景，3秒已经够让用户烦躁了。

UFS 2.1/3.0，这是新贵。采用差分串行接口（M-PHY），两对差分线（TX/RX），每通道速率可达5.8Gbps（UFS 2.1）或11.6Gbps（UFS 3.0）。你想想看，同样是读数据，UFS支持全双工，eMMC只能半双工，这差距不是一星半点。

参数	eMMC 5.1	UFS 2.1	UFS 3.0
接口类型	8位并行	差分串行（2通道）	差分串行（2通道）
最大速率	400MB/s	1.16GB/s	2.9GB/s
工作模式	半双工	全双工	全双工
命令队列	不支持	支持（NCQ）	支持（NCQ）
典型功耗	较高	较低	更低

4.2 信号完整性：高速信号的那些坑

做UFS设计，信号完整性是绕不开的坎。我曾经在一个项目里，UFS读写偶尔报CRC错误，查了三天，最后发现是TX差分对等长差了15mil。15mil啊，在高速信号面前就是灾难。

4.2.1 阻抗控制

UFS的差分线，阻抗要求85Ω±10%。这个值跟USB、PCIe不太一样，别搞混了。我习惯在叠层设计时就跟板厂确认好，介质厚度、线宽、间距都要算清楚。

4.2.2 等长设计

UFS有两对差分线：TX和RX。每对内部等长控制在5mil以内，两对之间等长控制在50mil以内。eMMC因为是并行总线，8根数据线加时钟、CMD，等长要求更严格——全部控制在20mil以内。

为什么会这样？因为UFS是源同步时钟，时钟嵌在数据里；eMMC是独立时钟，所有信号都得跟时钟对齐。你想想看，8根线稍微有点偏差，建立保持时间就崩了。

4.2.3 串扰抑制

高速信号之间、高速信号与低速信号之间，串扰是隐形杀手。我建议：

• UFS差分线间距保持3倍线宽以上
• 与其他信号间距至少4倍线宽
• 避免长距离平行走线，实在避不开就加地孔隔离

4.3 布局布线要点：实战经验总结

布局布线这东西，纸上谈兵没用，得真刀真枪干过才知道。我总结了几个关键点，你照着做基本不会翻车。

4.3.1 存储芯片位置

不管是eMMC还是UFS，尽量靠近MTK8678的存储控制器。我一般控制在1500mil以内，超过2000mil就要加retimer或redriver了。位置选在PCB同一层，避免打过孔，因为过孔会引入寄生电感和电容。

4.3.2 电源去耦

存储芯片对电源纹波敏感，尤其是UFS的VCCQ（1.8V）和VCC（3.3V）。我习惯在每个电源引脚旁边放一个0.1μF的MLCC，再在芯片附近放一个4.7μF的钽电容。注意，电容要靠近引脚，走线尽量短粗。

4.3.3 地平面完整性

高速信号必须有完整的参考地平面。我见过有人为了省层数，把UFS信号跨分割走，结果眼图惨不忍睹。记住：信号走哪一层，相邻层必须是完整地平面。如果实在要换层，在过孔旁边加地孔。

4.3.4 eMMC的特殊处理

eMMC的CLK信号要特别注意。它频率高（最高200MHz），而且所有数据线都以它为基准。我建议：

• CLK走内层，上下都有地平面屏蔽
• CLK串联22Ω电阻，靠近MTK8678放置
• 数据线和CMD线串联10Ω电阻，靠近eMMC放置

4.4 测试与验证：别等贴片回来再后悔

设计做完了，别急着发板。先做仿真，至少跑个眼图看看。我一般用HyperLynx或ADS，设置好IBIS模型，看看信号质量。如果眼高低于200mV、眼宽低于0.5UI，那就得改设计。

板子回来后，用示波器测一下：

• UFS差分信号：看眼图是否张开，抖动是否在规范内
• eMMC时钟：看上升时间、下降时间、占空比
• 电源纹波：VCCQ纹波不超过50mV，VCC纹波不超过100mV

嗯，存储设计这块，说难不难，说简单也不简单。关键是把基础打牢——协议搞清楚、信号完整性做到位、布局布线按规矩来。这样，你的座舱系统才能跑得稳、跑得快。