1、课程导论与背景：为什么需要千兆以太网？FPGA为什么适合做MAC？课程整体路线图

1.1 为什么我们需要千兆以太网？

说实话，这个问题我经常被问到。

很多刚入行的朋友觉得，百兆以太网够用了，干嘛非要上千兆？

嗯，咱们算笔账。百兆以太网的理论带宽是100Mbps，换算成字节也就12.5MB/s。你想想看，现在随便一个高清视频流，码率动辄几十兆。更别说数据中心里那些海量数据交换的场景了。

我在一个工业相机项目里遇到过这种情况。客户要求实时传输1080P 60fps的原始图像数据，一帧 uncompressed 的数据量大概3MB。算下来带宽需求接近180MB/s。百兆网？根本跑不动。最后我们上了千兆以太网，配合FPGA做MAC层处理，才把这事搞定。

千兆以太网的优势很明显：

• 带宽翻10倍：从100Mbps到1000Mbps，质的飞跃
• 兼容性好：向下兼容百兆、十兆，现有网络基础设施不用大改
• 延迟低：全双工模式下，没有冲突检测的烦恼
• 成本可控：千兆PHY芯片已经很成熟，价格早就降下来了

说白了，千兆以太网就是当前工业、通信、数据中心领域最主流的互联方案。你出去找工作，十个有八个岗位都跟它有关。

1.2 FPGA为什么适合做MAC？

这个问题，我个人的理解是这样的。

MAC层，也就是媒体访问控制层。它负责的事情挺杂的：帧的封装与解封装、CRC校验、流量控制、半双工模式下的CSMA/CD协议……

如果用ASIC做，性能确实好，但灵活性差。一旦协议有更新，或者你需要定制一些特殊功能（比如精确时间戳、自定义帧格式），ASIC就傻眼了。

用CPU做呢？灵活性是有了，但性能跟不上。尤其是千兆线速处理，CPU的软件协议栈根本扛不住。我记得有个项目，用ARM Cortex-A9跑Linux协议栈，千兆端口只能跑到300Mbps左右，CPU占用率就飙到90%了。

FPGA的优势就在这里体现出来了：

方案	性能	灵活性	开发周期	成本
ASIC	极高	差	长	高（NRE）
CPU/SoC	一般	高	短	中等
FPGA	高	高	中等	中等

FPGA用硬件逻辑实现MAC功能，每个时钟周期都能处理一个数据包。说白了，它是用空间换时间。你想想看，同样的功能，CPU要一条条指令执行，FPGA直接并行流水线搞定。

1.3 课程整体路线图

好，咱们来看看这30章课程到底要讲什么。

我个人把课程分成了四个阶段，每个阶段解决一个核心问题：

第一阶段：基础夯实（第1-8章）

• 以太网协议基础：帧结构、MAC地址、类型/长度字段
• 千兆MAC的RGMII/GMII接口时序
• FPGA时钟域处理：跨时钟域同步、FIFO设计
• CRC32校验的硬件实现

这个阶段，我会带你手写一个最简单的MAC发送模块。别怕，代码量不大，但每个细节我都会讲透。

第二阶段：核心模块实现（第9-18章）

• MAC接收模块：帧检测、FCS校验、地址过滤
• MAC发送模块：帧封装、IPG控制、CRC插入
• 流量控制：Pause帧的生成与响应
• MII管理接口：MDIO读写PHY寄存器

嗯，这里有个坑我要提前说。很多新手写MAC接收模块时，容易忽略帧间距（IPG）的处理。我曾经在一个项目里，因为IPG少算了4个时钟周期，导致交换机疯狂丢包。排查了整整两天……

第三阶段：系统集成与优化（第19-25章）

• AXI-Stream接口封装：让MAC模块能挂到系统总线上
• DMA控制器设计：实现CPU与MAC之间的高速数据传输
• 多端口MAC设计：如何在一个FPGA里实现4个千兆口
• 时序优化：让设计跑到125MHz甚至更高

第四阶段：实战与调试（第26-30章）

• 板级调试：用Wireshark抓包验证MAC功能
• 性能测试：打流工具测吞吐量、延迟
• 常见问题排查：丢包、错包、链路不通
• 项目实战：搭建一个完整的千兆以太网通信系统

最后一章，我会带你从头到尾走一遍完整的项目流程。从需求分析、模块划分、代码编写，到仿真验证、板级调试。你跟着做一遍，基本就能独立上手千兆MAC项目了。

1.4 你需要准备什么？

硬件方面：一块带千兆PHY的FPGA开发板就行。Xilinx或Altera的都可以，我课程里会用Xilinx Artix-7系列做演示。

软件方面：Vivado或Quartus，加上一个文本编辑器。对了，Wireshark也要装，后面调试抓包用得上。

基础要求：懂一点Verilog语法，了解数字电路基础。如果你完全零基础，建议先补一下时序逻辑和状态机的知识。

好，课程导论就到这里。下一章，咱们直接开干——从以太网帧结构讲起，手写第一个MAC发送模块。

准备好了吗？